高速数字电路设计与实现-Read

1、高速数字电路设计与实现?高速数字电路简介?信号完整性?电路的调试与测试?电路板级设计1、高速数字电路简介 ?电磁继电器、电子管?空中飞线连接、单面?从数字电路的发展来?高速数字设计和低速 成电路的封装和电路?在低速电路中，无源?在高速电路中，所有?高速数字设计就是研、晶体管、集成电路敷铜板、双层电路板、多层电路板看，高速是电路发展的趋势数字设计相比最大差异在于无源元件的行 板上的过孔等等。电路元件仅有封装部分对电路造成部分的 无源电路元件都影响电路的性能。究这些无源电路元件对电路造成的各种影为。这些无源元件包括导线、电路板、集影响响，如：对信号传输的影响（振铃和反射）信号间的相互作用 （串扰）

2、，和自然界的相互作 用（电磁干扰） ?到底多高的速度才能-目前还没有一个权25MHz 或 50MHz。-然而在高速电路的 信号仍然会存在某些-由于频率较高的信称为高速？威的频率界限，工程上一般认为超过30MHz就是高速电路，也有的人认为是设计中，我们更关心的是信号的上升、下 高频信号的特性。号边沿必定很陡，所以通常把这二者混为降时间。对于频率不高，但是边沿陡峭的?而在高速电路中，由于时钟速率的提高， 电路通常需要用分布参数模型来分析?工程上一般认为，对于印刷电路板上的走线或点对点的电导线长度升沿长度的1/6，电路就体现出分布参 数特性。一谈。电路中的连线不能够再被当作理想导线 ，应该看成是传输

3、线,只要大于上厂I.I柿j nI2、信号完整性?由集成电路芯片构成 的电子系统更是朝着大规模、小体积、高速度的方向发展的。?信号完整性（Signal Integrity,简称SI）是指在信号线上的信号质量，即实际传输信号与理想信号的一致性。?信号质量差（不完整 ?不完整的信号现象有jr-If11!議r/ frr 1乙.?PCB板中的传输线分析-对某参数：传输线模舉3、传输线理论?传输线是微波技术中最重要的基本元件之一，传输线的研究涉及很多复杂的理论。 ?在高速数字设计中只涉及到四种：同轴电缆、双绞线、微带线和带状线?最重要参数：传输线 的特性阻抗和信号在传输线中的时延。板屮阳俞线分析W5側Ot

4、8w +1J）的原因主要有：反射、串扰、地弹等等 :过冲、欠冲、阻尼震荡、非单调等。常号吋気 PCB中的传输线分析.=85(X475 +0.67?微带传输线?带状传输线-对于同样的电介质，?微带传输线的传输速 度要比带状传输线的快 ?一般微带传输线的阻 抗也比带状传输线的高。4、反射及端接技术?传输线上只要出现阻抗不连续点就会出现 现象?信号线的源端和负载端、过孔、走线分支卩E仮小的传输线介析43Q1 S)h拐点等位置都存在阻 抗变化，会发生信号的反射。 ?如果负载阻抗小于传输线特性阻抗， 反之，如果负载阻抗 大于传输线 特性阻抗，反射电压为正。?反射造成了信号振铃现象，如果 振铃的幅度过大，

5、一 方面可能造 成信号电平的误判断，另一方可 能会对器件造成损坏。?信号到负载端后部分信号会向源 端反射，这部分信号 由负载端反 射系数决定信号的反射点、走线的4、反射及mi反射 电压为负,彳叩册口他|誌；1卄EI?从负载端反射回来的信号经过传输线又传回源端，源 端有将其一部分反射回负载端，这部分由源反射系数决定:?对于理想的情况，希望在负载端得到的信-一是使负载反射系数为0，即号没有任何振铃,，这可以消除信号的有三种方法可以达到 这样的目的：一次反射，可以采用负载 端并行端接来实现;-二是使源端反射系 -三是使用短线。在数为0，即，这可以消除信号的二次反射，可以采用源端串行端接来实现;信号走

6、线可以认为是短线的情况下，可视为1,信号传输没有幅 度衰减和相位时延。*串存端按?缺点：当信号逻辑转 并且由于在信号通路 合用于高频信号通路?简单并行端接-在输换时，由于的分压作用，在源端会出现半波幅度的信号，会出现不正确的逻辑态。上加接了元件，增加了 RC时间常数从而减缓了负载端信号的上升时间，因而不适（如高速时钟等）。出为高电平状态时，这种并行端接电路消耗的电流过大，对于 50Q的端接负载，维持TTL高电平消耗电流高达48mA ,因此一般器件很难可靠地支持这种端接电路。戴维宁（Thevenin）并行端接vccR.RrRx + R2有源并行端接C:极管并行端接?其他信号反射原因：-印制板电路

7、中的过孔-走线分支点-走线拐点5、串扰及其改善?串扰是指当信号在传输线上传播时，因电磁耦合对相邻的传输线产生的不期望的电压噪声干扰。 I I I 1 I I 一 I I r M 人 I 丫4 / 川 F感件耦合iii rniiO i近划.1 1 OJIJI_ATl|D *L5TX近容性耦介BmiIIG)fonHFiL(.l号走线题上起着至关重要的作用 间的距离，减小耦合程度 量相互垂直或成一定的角度 在贴近地平面的信号层里，以减小走线与 的长度，否则高速信号附近的会有更多的?串扰的改善方法-地平面在串扰的问-拉大两条信号线之-相邻信号层信号尽-高速信号线尽量走-减小高速信号走线在速度满足要求的

8、前提下，使用上升沿较缓的驱动器地平面之间的距离 信号受其影响F?接地反弹的噪声主要是源自于电源路径以及IC封装所造成的分布电感。1、电路调试与测试原因6、地弹及其改善?由于输出信号的翻转导致芯片内部参考地电压的飘移叫做地弹?当器件输出信号有翻转时，就会产 生噪声短脉冲。?当系统的速度越快或同时转换逻辑状态的I/O管脚个数越多时就越容 易造成接地反弹。?地弹的改善方法少分布电感量缓的器件-地弹与管脚数 N成正比，所以在实际的数 字系统中应尽量避免 地址/数据总线出现由FFFF变成0000的情况2rTV ?随着数字系统规模的增大、复杂程度的提高，电路测试及可靠 ?为实现复杂系统的有 效测试所花费的

9、时间通常比完成功能设计性设计变得越来越重要。 的时间还要长?目前器件的管脚数高达1000,不远的将来要增加到 2000,4000和更高。使用这些高集成度的封装导致-接地反弹与引线电感成正比，所以应尽量减正比，所以应该尽量采用-地弹与成正比，所以应尽量采用上升沿变化-地弹与负载电容成输入电容较小的器件build-up)技术的电路板上。超密，超复杂的系统 都挤在一个20层的使用微过孔和内建(?系统设计中的最基本要求之一就是系统的可测试性2、电路的可测性?可测试性指的是产品 能及时准确地确定其状态(可工作、不可 计特性。?电路板的可测性是指?集成电路的可测试性电路板调试过程中集成电路芯片功能的可 方

10、法有多种：针对性可测试性设计方法、工作、性能下降)和隔离其内部故障的设测性和电路板上电路功能可测性扫描路径法、内建自测试、边界扫描技术$ I旷曹141?对电路板级可测性设 计的一些考虑-信号探测点-子系统的独立性-手工复位-跳线和拨码开关?有三个概念应当始终贯穿在电路设 计过程中：-能见度(Visibility )-简化度(Simplicity )-灵活性(Flexibility )3、JTAG测试电路 ?JTAG测试电路遵循IEEE 1149.1-1990标准，即IEEE的标准测试访问端口 和边界扫描结构。?由联合测试行动组(Joint Test Action Group, JTAG)制定。

11、Boundsry*eca*i cI 1SMI dfi lo Ou 1I tB 1nBrtt Ln Lvrc onnc c I4、测量仪器?测量仪器对于电路调试和测试来 说至关重要，高速电 路的测量对于 以仪器性能指标的要求也更高。？ 高速电路的测试需要考虑仪器对电路的影响?高速电路的测量经常 使用的仪器 有示波器、逻辑分析 仪、频谱分析 仪和时域反射分析仪。4.信号与仪器带宽倩号上的时闻(典空值丿删Hi.:TTLIns1 冇 MKt靶业CMOSl.Jn*呃RDi.miihGTLLns刑血175 GfhLVDSU7闻血ECLiQVpt175UHJsaax4J.75G?irvrconnae1Ccn

12、coptCaptureLRati. -I H i1电路板级设计流程?创造一个电路板或系统级的电子产品设计的主要步骤有：-概念（concept）:定义技术需求、描述 系统行为和决定设计的整体结构-原理图设计（schematiccapture）:通过描述产品功能来获得设计原理图-板图设计（layout）阶段包含确定电路板上器 件的最优布局和布线，还需要考虑用于多个电路板之间连接的电缆或者连接器的数量-制造（manufacture）禾口发布2、设计流程中的仿真验证?电路板传统的设计方 式是设计然后建立一个物理（硬件）原型 ，把它放在测试工作台上进行调试直至可 以工作?现在对系统工程师和 布局布线工程

13、师来说有许多可用的计算机辅助（computer-aided）仿真验证和分析工具。FirmCaptureTu MxTiiiticCapture山LMwiiragaii.CaptureLayoul IkCPiace/Route |i(Figure 9Jn order to nit timw to market goals, verificationniuttoarlir 电弓 iri th& d色兮ign 朴火.?*模拟信号仿真，*混合信号仿真?*可制造性设计（DFM） ?*射频（RF）?*设计规则检查（DRC） ?*数字信号仿真?*信号完整性（SI）?*电气规则检查（ERC）?*焊接/热剖析（p

14、rofile） ?*电磁兼容性（EMC）*电磁干扰（EMI）?*执八、?*时序?*机械特性（振动、冲击、受压），*可靠性?仿真模型包括-数字器件的VHDL , Verilog , C模型； -器 件驱动和负载的IBIS模型；电源开关-放大器,稳压器，二极管和三极管，混合信号模/数转化器和比较器的SPICE模型 -VHDL-AMS （混合 信号，IEEE1076.1 ）- Verilog-A （模拟）和VerilogAMS （混合信号）3、通用信号处理机设计?指导思想-标准化-模块化-可重构-可配置-可编程-易开发3.1系统设计的目标?基于标准总线的通用信息处理机?多处理器并行系统? “异构处理

15、器的通用结构”?高速数据传输能力?标准化、模块化、可 扩展?具有二次开发能力软硬件系统3.2系统总线设计?以C-PCI标准总线技术为基础，配以高速数据传输总线、精确定时总线、以太网的4套总线相结 合的并行处理机方案。?C-PCI总线提供一个通 用的平台，在本系统中的主要功能有：传送控 制信令、上传数据和系统配 置。?对于大带宽的雷达信 号数据，采用高速数据总线 传送。在物理上，它由多路开关矩阵 Crossbar构成，通过J3J5将各个板卡连接。?定时控制总线将必须的时序信号实时地、同步地 送到各个DSP上，控制整个系统的工作节奏。3.4某通用信号处理板的设计:3系统构成lb? ibr M?DS

16、P选型-4个C6701浮点处理器-1个C6202定点处理器-主从模式？处理能力达-8400MIPS或4GFLOPS+2000MIPS ?数据传输速率-160Mbytes/s - FPDP、RaceWay节点贾源(CS7T.IC6J02life时洱T底吕Mbj1 臥fee2StK*j向牛冬九程雷商確雷 C50aMlrPfi/S：:4O0P.T-lytffl/fj壮hmmyw-取闻6口存TiflS(2nn MVjib1十2秋讦悟疋有血牌初审圧:尸帼耳廿至、丈W霜執忙口 讣宁阳口2D0?结构设计il-hit ri小 liM层戒V ltI RAEL J.r；:tIStPoeXir地8痹_ i:mhCiXil?时序设计-计算富裕时间tmagi n?在考虑了器件手册提供的最 坏情况之后，得到的时序上的一个建立或保持时间裕量-分析系统对富裕 时间tmagin的需求?其要求往往随不同的系统而各异，