微机原理5存储器系统

1、半导体存储器及其接口,第,5,章,第,5,章,半导体存储器及其接口,教学重点,?,芯片,SRAM 2114,和,DRAM 4116,?,芯片,EPROM 2764,和,EEPROM 2817A,?,SRAM,、,EPROM,与,CPU,的连接,与“组成原理”,区别：,侧重讲解存储设备与,CPU,的,连接及工作时序问题；即面向应,用。,5.1,半导体存储器概述,?,微机的存储系统体系结构,?,寄存器,位于,CPU,中,?,主存,由半导体存储器,(ROM/RAM),构成,?,辅存,指磁盘、磁带、磁鼓、光盘等大容量,存储器，采用磁、光原理工作，以外设的形式,存在并被访问,?,高速缓存,(Cache)

2、,由静态,RAM,芯片构成,容,量不大，高速，平衡,CPU,和主存之间的速度差,异。,CPU,（寄存器）,Cache,（高速缓存）,主存（内存）,辅存（外存）,从上往下看，,存储,容量递增,，,访问速,度,和,单位存储价格,递减,，,被系统访问,的频度递减,。,存储系统体系结构,整体上，,获得接近,Cache,的访问速度,和比实际内存更大,的等效内存。,虚拟存储,?,Cache,缓冲存储的目的是,用接近,Cache,的速度访问更大容,量的内存,；,?,虚拟内存存储的目的是,扩大程序员眼中的主存容量,；,?,二者都是通过“模块调度”实现的；,?,基于一个基本事实：如果一个存储单元被访问，则近期访

3、,问它相邻单元的几率也会很高,-,访问的局部性（,Locality,of Reference),原理,；,?,原因：,程序和数据的连续存储,。,5.1.1,半导体存储器的分类,?,按制造工艺分类,?,双极型,Bipolar,（空穴和载流子）,：,TTL,电路,。,速度,快,、集成度低、功耗大,?,MOS,型,（一种载流子,沟道导电）,：,MOS,电路,Mental-,Oxide-Semiconductor,.,速度慢、集成度高、,功耗低,?,按使用属性分类,?,随机存取存储器,RAM,：,可读可写,、断电丢失,?,只读存储器,ROM,：,只读、断电不丢失,半导体存储器的分类,半导体,存储器,只

4、读存储器,（,ROM,）,随机存取存储器,（,RAM,）,静态,RAM,（,SRAM,）,动态,RAM,（,DRAM,）,非易失,RAM,（,NVRAM,）,non volatile,掩膜式,ROM,一次性可编程,ROM,（,PROM,）,紫外线擦除可编程,ROM,（,EPROM,）,电擦除可编程,ROM,（,EEPROM,）,Electrically Erasable,现最常用,volatile,读写存储器,RAM,类型,构成,速度,集成度,应用,SRAM,触发器,快,低,小容量系统,DRAM,极间电容,慢,高,大容量系统,NVRAM,带微型电池,快,低,小容量非易失,CMOS,，用来记忆系

5、统配置，时钟,需要配置刷新电路，因为电容很容易泄露电,荷，导致信息丢失,内存条,只读存储器,ROM,?,掩膜（,masked,）,ROM,：,在出厂前由芯片厂家将程序写到,ROM,芯片中，不可更改；,在硅片上选定的区域中对一个不透明,的图形模板掩膜，继而下面的腐蚀或扩散将只影响选定的区域。,?,OTP-ROM,：允许一次编程,（,One-Time Programmable,），,此后不,可更改，出厂时存储信息全,1,?,EPROM,：,Erasable PROM,，用紫外光擦除（,UV-EPROM,：,Ultraviolet),，可重复编程；芯片顶部有圆形窗口。,?,EEPROM,（,E,2,

6、PROM,）,：采用加电方法在线进行擦除和编程，也,可多次擦写,?,Flash Memory,（闪存）,：能够快速擦写的,EEPROM,，集成度更,高，价格便宜，,U,盘，,Flash-BIOS,。,5.1.2,半导体存储器芯片的结构,地,址,寄,存,地,址,译,码,存储体,控制电路,AB,数,据,寄,存,读,写,电,路,DB,OE,WE,CS,存储体,?,存储器芯片的主要部分，用来存储信息,地址译码电路,?,根据输入的地址编码来选中芯片内某个特,定的存储单元,片选和读写控制逻辑,?,选中存储芯片，控制读写操作,存储体,?,每个存储单元具有一个,唯一,的地址，可存储,1,位,（,位片结构,）或

7、,多位,（,字片结构,）二进制数据,?,存储容量与地址、数据线根数有关：,芯片存储容量,存储单元数目每单元存储位数,2,M,N,(B),M,：芯片的,地址线根数,N,：芯片的,数据线根数,EPROM,芯片,27256,1,2,3,4,5,6,7,8,9,10,11,12,13,14,15,16,17,18,19,20,21,22,23,24,25,26,27,28,Vpp,A12,A7,A6,A5,A4,A3,A2,A1,A0,D0,D1,D2,GND,D3,D4,D5,D6,D7,CE,A10,OE,A11,A9,A8,A13,A14,Vcc,27256,引脚图,A14,A13,A12,A1

8、1,A10,A9,A8,A7,A6,A5,A4,A3,A2,A1,A0,CE,OE,D7,D6,D5,D4,D3,D2,D1,D0,27256,逻辑图,V,DD,A,8,A,9,V,PP,-OE,A,10,-CE/PGM,DO,7,DO,6,DO,5,DO,4,DO,3,1,2,3,4,5,6,7,8,9,10,11,12,24,23,22,21,20,19,18,17,16,15,14,13,A,7,A,6,A,5,A,4,A,3,A,2,A,1,A,0,DO,0,DO,1,DO,2,Vss,2716,EPROM,1,2,3,4,5,6,7,8,9,18,17,16,15,14,13,12,

9、11,10,Vcc,A,7,A,8,A,9,I/O,1,I/O,2,I/O,3,I/O,4,-WE,A,6,A,5,A,4,A,3,A,0,A,1,A,2,-CS,GND,2114,SRAM,地址译码电路,:,根据地址选中某单元,译,码,器,A,5,A,4,A,3,A,2,A,1,A,0,63,0,1,存储单元,64,个单元,单译码,A,2,A,1,A,0,行,译,码,7,1,0,列译码,A,3,A,4,A,5,0,1,7,64,个单元,双译码,6,：,64,两组,3,：,8,片选和读写控制逻辑,?,片选端,-CS,或,-CE,?,有效时，允许对该芯片进行访问操作,?,无效时，芯片与数据总线隔

10、离,?,输出控制,-,OE,?,控制读操作。有效时，芯片内数据输出,?,该控制端一般连接系统的,读控制,线,（,-RD,或,-MEMR),?,写允许控制,-,WE,?,控制写操作。有效时，数据进入芯片中,?,该控制端一般连接系统的,写控制,线,（,-WR,或,-MEMW),5.2,随机存取存储器,静态,RAM,SRAM,2114,SRAM,6264,动态,RAM,DRAM,4116,DRAM,2164,5.2.1,静态,RAM,?,SRAM,的基本存储单元是触发器电路,?,只要不掉电，信息就不会丢失。主板上的,CMOS,RAM,?,每个,基本存储单元,存储,1,位,二进制数,?,许多个基本存储

11、单元形成行列存储矩阵,?,SRAM,一般采用“,字结构,”存储矩阵：,?,每个存储单元存放,多位,（,4,、,8,、,16,等）,?,每个存储单元具有,唯一的地址,静态,RAM,的存储结构,六管基本存储电路,列选线,Y,数据线,D,数据线,D,T,8,T,7,行选线,X,T,1,T,5,T,2,T,6,T,4,T,3,V,DD,B,A,6,管基本,存储单元,列选通,SRAM,芯片,2114,?,存储容量为,1024,4,?,18,个引脚：,?,10,根地址线,A,9,A,0,?,4,根数据线,I/O,4,I/O,1,?,片选,-CS,?,读写,-WE,1,2,3,4,5,6,7,8,9,18,

12、17,16,15,14,13,12,11,10,Vcc,A,7,A,8,A,9,I/O,1,I/O,2,I/O,3,I/O,4,-WE,A,6,A,5,A,4,A,3,A,0,A,1,A,2,-CS,GND,SRAM 2114,的功能,工作方式,-CS,-WE,I/O4,I/O1,未选中,读操作,写操作,1,0,0,1,0,高阻,输出,输入,SRAM,芯片,6264,?,存储容量为,8K,8,?,28,个引脚：,?,13,根地址线,A,12,A,0,?,8,根数据线,D,7,D,0,?,2,根片选,-CS1,、,CS2,?,读写,-WE,、,-OE,+5V,-WE,CS,2,A,8,A,9,A

13、,11,-OE,A,10,-CS1,D,7,D,6,D,5,D,4,D,3,NC,A,12,A,7,A,6,A,5,A,4,A,3,A,2,A,1,A,0,D,0,D,1,D,2,GND,1,2,3,4,5,6,7,8,9,10,11,12,13,14,28,27,26,25,24,23,22,21,20,19,18,17,16,15,NC,：空引脚，悬空或接地,SRAM 6264,的功能,工作方式,-CS1,CS2,-WE,-OE,D7,D0,未选中,未选中,读操作,写操作,1,0,0,0,1,1,1,0,0,1,高阻,高阻,输出,输入,5.2.2,动态,RAM,?,DRAM,的基本存储单元

14、是单个场效,应管及其极间电容，,以电容的充放电,作为信息存储手段,。,动态,RAM,的存储结构,单管基本存储电路,C2,C1,行选线,列选线,数据线,T2,T1,单管基本,存储单元,C1,比较小，电荷容易泄露，必,须配备“读出再生放大电路”,进行刷新，以再生原存信息。,DRAM,芯片,4116,?,存储容量为,16K,1,?,16,个引脚：,?,7,根,地址线,A,6,A,0,?,1,根数据输入线,D,IN,?,1,根数据输出线,D,OUT,?,行地址选通,RAS,Row Address Strobe,?,列地址选通,-CAS,?,读写控制,-WE,V,BB,D,IN,-WE,-RAS,A,0

15、,A,2,A,1,V,DD,V,SS,-CAS,D,OUT,A,6,A,3,A,4,A,5,V,CC,1,2,3,4,5,6,7,8,16,15,14,13,12,11,10,9,？,DRAM 4116,的读周期,存储地址需要分两批传送,?,地址选通信号,-RAS,有效，开,始传送行地址，,-RAS,相当于,片选信号,?,随后，列地址选通信号,-CAS,有效，传,送列地址,?,读写信号,-WE,读有效,?,数据从,DOUT,引脚输出,DRAM 4116,的刷新,采用,“仅行地址有效”方法,刷新,?,行地址选通,-RAS,有效，传送行地址,?,列地址选通,-CAS,无效，没有列地址,?,芯片内部

16、对,1,行中所有的存储单元,进行刷,新,?,没有数据从芯片中输出，也没有数据输,入芯片,?,系统中所有动态存储芯片的同一行同时,得到刷新,?,每隔固定的时间（约,15uS,）,DRAM,必须,进行一次刷新，,2,毫秒（,128,次）可将,DRAM,全部刷新一遍,DRAM,芯片,2164,?,存储容量为,64K,1,?,16,个引脚：,?,8,根地址线,A,7,A,0,?,1,根数据输入线,D,IN,?,1,根数据输出线,D,OUT,?,行地址选通,-RAS,?,列地址选通,-CAS,?,读写控制,-WE,NC,D,IN,-WE,-RAS,A,0,A,2,A,1,GND,V,SS,-CAS,D,

17、OUT,A,6,A,3,A,4,A,5,A,7,1,2,3,4,5,6,7,8,16,15,14,13,12,11,10,9,5.3,只读存储器,EPROM,、,EEPROM,EPROM 2716,EPROM 2764,5.3.1 EPROM,?,EPROM,芯片顶部开有一个,圆形的石英窗口,，,用于紫外线透过、以擦除芯片中保存的信息,?,使用专门的编程器（烧写器）,对,EPROM,芯,片进行编程,?,编程后，应贴上不透光的封条,?,出厂时，每个基本存储单元存储的都是信息,“,1”,，编程实际上就是将“,0”,写入某些基本,存储单元,EPROM,芯片,2716,?,存储容量为,2K,8,?,2

18、4,个引脚：,?,11,根地址线,A,10,A,0,?,8,根数据线,DO,7,DO,0,?,片选,/,编程,-CE/PGM,?,读写,-OE,?,编程电压,V,PP,V,DD,A,8,A,9,V,PP,-OE,A,10,-CE/PGM,DO,7,DO,6,DO,5,DO,4,DO,3,1,2,3,4,5,6,7,8,9,10,11,12,24,23,22,21,20,19,18,17,16,15,14,13,A,7,A,6,A,5,A,4,A,3,A,2,A,1,A,0,DO,0,DO,1,DO,2,Vss,EPROM 2716,的功能,工作方式,-CE/PGM,-OE,V,CC,V,PP,

19、DO,7,DO,0,待用,1,5V,5V,高阻,读出,0,0,5V,5V,输出,读出禁止,0,1,5V,5V,高阻,编程写入,正脉冲,1,5V,25V,输入,编程校验,0,0,5V,25V,输出,编程禁止,0,1,5V,25V,高阻,EPROM,芯片,2764,?,存储容量为,8K,8,?,28,个引脚：,?,13,根地址线,A,12,A,0,?,8,根数据线,D,7,D,0,?,片选,-CE,?,编程,-PGM,?,读写,-OE,?,编程电压,V,PP,Vpp,A,12,A,7,A,6,A,5,A,4,A,3,A,2,A,1,A,0,D,0,D,1,D,2,GND,Vcc,-PGM,NC,A

20、,8,A,9,A,11,-OE,A,10,-CE,D,7,D,6,D,5,D,4,D,3,1,2,3,4,5,6,7,8,9,10,11,12,13,14,28,27,26,25,24,23,22,21,20,19,18,17,16,15,EPROM 2764,的功能,工作方式,-CE,-OE,-PGM,A,9,V,PP,DO,7,DO,0,读出,0,0,1,5V,输出,读出禁止,0,1,1,5V,高阻,待用,1,5V,高阻,Intel,标识,0,0,12V,1,5V,输出编码,标准编程,0,1,负脉冲,25V,输入,Intel,编程,0,1,负脉冲,25V,输入,编程校验,0,0,1,25V

21、,输出,编程禁止,1,25V,高阻,5.4,半导体存储器与,CPU,的连接,?,半导体存储器与,CPU,的连接是本章的,重,点,?,SRAM,、,EPROM,等存储器芯片与,CPU,的,连接,?,其,译码方法,同样适合,I/O,端口,5.4.1,存储芯片与,CPU,的连接,?,存储芯片,数据线,的处理,?,存储芯片,地址线,的处理,?,存储芯片,片选端,的处理,?,存储芯片,读写控制线,的处理,1.,存储芯片数据线的处理,?,若芯片的数据线正好,8,根：,?,一次可从芯片中访问到,8,位数据,?,全部数据线与系统的,8,位数据总线相连,?,若芯片的,数据线不足,8,根,：,?,一次不能从一个芯

22、片中访问到,8,位数据,?,利用多个芯片扩充数据位（数据宽度）,?,这种扩充方式称“,位扩充,”,2114,（,1,）,A,9,A,0,I/O,4,I/O,1,片选,D,3,D,0,D,7,D,4,A,9,A,0,2114,（,2,）,A,9,A,0,I/O,4,I/O,1,CE,CE,第,5,章：位扩充,两片同时选中,数据分别提供,?,多个位扩充的存储芯片的数,连接于系统数据总线的不同,?,其它连接都一样,?,这些芯片应被看作是一个整,?,常被称为“芯片组”,2.,存储芯片地址线的连接,?,芯片的地址线通常应全部与,系,统的低位地址总线,相连,?,寻址时，这部分地址的译码是,在存储芯片内完成

23、的，我们称,为“,片内译码,”,片内译码,000H,001H,002H,3FDH,3FEH,3FFH,00,00,00,01,00,10,11,01,11,10,11,11,（,16,进制表示）,A,9,A,0,片内,10,位地址译码,10,位地址的变化：,全,0,全,1,3.,存储芯片片选端的译码,?,存储系统常需要利用多个存储芯片进行,容量,的扩充,，也就是扩充存储器的地址范围,?,这种扩充简称为,“地址扩充”或“字扩充”,?,通过存储芯片的,片选端,与系统的,高位地址线,相关联来实现对存储芯片（芯片组）的,寻址,地址扩充（字扩充）,（,2,）,A,9,A,0,D,7,D,0,-CE,D,

24、7,D,0,（,1,）,A,9,A,0,D,7,D,0,-CE,A,9,A,0,低位地址线,高位地址线,A,19,A,10,译,码,器,0000000001,0000000000,译码和译码器,?,译码,：将某个特定的,“编码输入”,翻译为,唯一,一个“,有效输出,”的过程,?,译码器件：,?,采用,门电路组合逻辑进行,译码,?,采用,集成译码器,进行译码，常用的器件,有：,?,2-4,（,4,选,1,）译码器,74LS139,?,3-8,（,8,选,1,）译码器,74LS138,?,4-16,（,16,选,1,）译码器,74LS154,译码的概念,N,位编码输入,2,N,位译码输出,唯一有效

25、的输出,其余均无效,译,码,器,门电路译码,A1,A0,F0 F1 F2 F3,A,19,A,18,A,17,A,16,A,15,（,b,）,（,a,）,A,0,Y0,Y1,Y,译码器,74LS138,1,2,3,4,5,6,7,8,9,10,11,12,13,14,15,16,A,B,C,E1,E2,E3,Y7,GND,Y6,Y5,Y4,Y3,Y2,Y1,Y0,Vcc,74LS138,引脚图,Y0,Y1,Y2,Y3,Y4,Y5,Y6,Y7,E3,E2,E1,C,B,A,74LS138,原理图,74LS138,的功能表,片选输入,编码输入,输出,E3 -E2 -E1,C B A,-Y7 -Y0

26、,1 0 0,0 0 0,11111110,（仅,Y0*,有效）,0 0 1,11111101,（仅,Y1*,有效）,0 1 0,11111011,（仅,Y2*,有效）,0 1 1,11110111,（仅,Y3*,有效）,1 0 0,11101111,（仅,Y4*,有效）,1 0 1,11011111,（仅,Y5*,有效）,1 1 0,10111111,（仅,Y6*,有效）,1 1 1,01111111,（仅,Y7*,有效）,非上述情况,11111111,（全无效）,74LS138,连接示例,E,3,E,2,E,1,C,B,A,Y,0,Y,1,Y,2,Y,3,Y,4,Y,5,Y,6,Y,7,7

27、4LS138,5V,A,19,A,18,A,17,A,16,A,15,?,若,A,19,A,18,A,17,A,16,A,15,输入,“,00101,”,，哪个输出端有效？,?,若,A,19,A,18,A,17,A,16,A,15,输入,“,10101,”,，哪个输出端有效？,全译码,?,所有的系统地址线均参与对存储单元的译码,寻址,?,包括低位地址线对芯片内各存储单元的译码,寻址（片内译码），高位地址线对存储芯片,的译码寻址（片选译码）,?,采用全译码，,每个存储单元的地址都是唯一,的,，不存在地址重复,?,译码电路可能比较复杂、连线也较多,示例,全译码示例,A,19,A,18,A,17,A

28、,15,A,14,A,13,A,16,C,B,A,E3,138,A,12,A,0,CE,Y6,E2,E1,IO/-M,2764,请看地址分析,1C000H,1DFFFH,全,0,全,1,0 0 0 1 1 1 0,0 0 0 1 1 1 0,地址范围,A,12,A,0,A,19,A,18,A,17,A,16,A,15,A,14,A,13,全译码示例,地址分析,部分译码,?,只有部分（高位）地址线参与对存,储芯片的译码,?,每个存储单元将对应多个地址,（地,址重复），需要选取一个可用地址,?,可简化译码电路的设计,?,但系统的部分地址空间将被浪费,示例,部分译码示例,138,A17,A16,A,

29、11,A,0,A14,A13,A12,(4),(3),(2),(1),2732,2732,2732,2732,C,B,A,E3,-E2,-E1,IO/-M,-CE,-CE,-CE,-CE,-Y0,-Y1,-Y2,-Y3,请看地址分析,部分译码示例,地址分析,1,2,3,4,芯片,10,10,10,10,A,19,A,15,20000H,20FFFH,21000H,21FFFH,22000H,22FFFH,23000H,23FFFH,全,0,全,1,全,0,全,1,全,0,全,1,全,0,全,1,000,001,010,011,一个可用地址,A,11,A,0,A,14,A,12,线选译码,?,只

30、用少数几根高位地址线进行芯片的译,码，且每根负责选中一个芯片（组）,?,虽构成简单，但地址空间严重浪费,?,必然会出现,地址重复,一个存储地址会对应多个存储单元,示例,线选译码示例,A,14,A,12,A,0,A,13,(1),2764,(2),2764,CE,CE,请看地址分析,线选译码示例,地址分析,1,2,芯,片,A,19,A,15,04000H,05FFFH,02000H,03FFFH,全,0,全,1,全,0,全,1,1 0,0 1,一个可用地址,A,12,A,0,A,14,A,13,切记：,A14 A13,“,00,”,的情况不能出现，,此时，,00000H,01FFFH,的地址将不能使,用,片选端常有效,A,19,A,15,A,14,A,0,?,?,?,?,?,全,0,全,1,D,7,D,0,27256,EPROM,A,14,A,0,CE,片,选,端,常,有,效,与,A19,A15,无关,?,令芯片（组）的片选端常有效,?,不与系统的高位地址线发生联系,?,芯片（组）总处在被选中的状态,?,虽简单易行、但无法再进行地址,扩充，会出现“,地址重复,”,地址重复,?,1,个存储单元,具有,多个存储地址,的现象,?,原因：有些高位地址线没有用、可任意,?,使用地址：出现地址重复时，常选取其,中既好用、又不冲突的一个,“可用地址”,例如：,00000H,07FFF