数字电子逻辑触发器R-S、J-K、T、D实验报告

1、福建农林大学计算机与信息学院信息工程类实验报告系： 计算机系 专业:计算机科学与技术年级: 07 级姓名： _学号： 实验课程：数字电子技术基础实验室号：_田实验设备号：_9实验时间：2008-12-16指导教师签字： 成绩： 实验四触发器R-S、J-K、T、D一、实验目的和要求1、掌握基本RS JK、T和D触发器的逻辑功能。2、掌握集成触发器的功能和使用方法。3、熟悉触发器之间相互转换的方法。二、实验原理触发器是能够存储1位二进制码的逻辑电路，它有两个互补输出端，其输出 状态不仅与输入有关，而且还与原先的输出状态有关。触发器有两个稳定状态， 用以表示逻辑状态“ 1”和“ 0”，在一定的外界信

2、号作用下，可以从一个稳定状 态翻转到另一个稳定状态，它是一个具有记忆功能的二进制信息存储器件，是构 成各种时序电路的最基本逻辑单元。1、基本RS触发器图4-1为由两个与非门交叉耦合构成的基本 RS触发器，它是无时钟控制低 电平直接触发的触发器。基本 RS触发器具有置“ 0”，置“ 1”和保持三种功能。 通常称S为置“1”端，因为S=0时触发器被置“ 1”； R为置“0”端，因为R=0 时触发器被置“ 0”。当S = R=1时状态保持，当S = R=0时为不定状态，应当避 免这种状态基本RS触发器的逻辑符号见图4-1 (b),二输入端的边框外侧都画有小圆 圈，这是因为置1与置0都是低电平有效。基

3、本 RS触发器也可以用两个“或非 门”组成，此时置位为高电平有效。图牛1二与非门组咸的基本RS触发器2、JK触发器在输入信号为双端的情况下，JK触发器是功能完善、使用灵活和通用性较 强的一种触发器。本实验采用 74LS112双JK触发器，是下降边沿触发的边沿触 发器。引脚逻辑图如图4-2所示：寸K S巨图4-2 JK触发器的引脚逻辑图JK触发器的状态方程为：Qn 1 JQn KQn其中，J和K是数据输入端，是触发器状态更新的依据，若 J、K有两个或 两个以上输入端时，组成“与”的关系。Q和Q为两个互补输出端。通常把Q=0、 Q=1的状态定为触发器“ 0”状态；而把Q=1, Q=o定为“1”状态

4、。JK触发器常被用作缓冲存储器，移位寄存器和计数器。CD4027是 CMO双JK触发器，其功能与74LS112相同，但采用上升沿触发，R、S端为高电平有效。3、T触发器在JK触发器的状态方程中，令J=K=T则变换为：Qn 1 TQn Qn这就是T触发器的特性方程。由上式有:当 T=1 时，Qn 1 Qn当 T=0 时，Qn 1 Qn即当T=1时，为翻转状态；当T=0时，为保持状态。4、D触发器在输入信号为单端的情况下，D触发器用起来更为方便，其状态方程为：Qn1 D 其输出状态的更新发生在 CP脉冲的上升沿，故又称为上升沿触发的边沿触发器， 触发器的状态只取决于时钟到来前 D端的状态，D触发器

5、的应用很广，可用作数 字信号的寄存，移位寄存，分频和波形发生等。有很多型号可供各种用途的需要 而选用。如双 D（ 74LS74, CD4013，四 D（ 74LS175, CC4042，六 D（ 74LS174, CC14174,八 D（74LS374）等。图4-3为双D（ 74LS74）的引脚排列图。CLK6 石图4-3 D触发器的引脚排列图5 、触发器之间的相互转换在集成触发器的产品中，每一种触发器都有自己固定的逻辑功能。 但是可以 利用转换的方法获得具有其它功能的触发器。例如将JK触发器的J、K两端接在起，并认它为T端，就得到所需的T触发器。JK触发器也可以转换成为D触发器，如图4-4所

6、示D nQ1cCP1_CLJ图4-4 JK触发器转换成为D触发器三、主要仪器设备（实验用的软硬件环境）1、仪器双踪示波器，数字万用表。2、器件74LS00二输入四与非门1片74LS02二输入端或非门1片74LS04六反相器1 片74LS10三输入端三与非门1片74LS74 （或CD4013 双D触发器1 片74LS112 （或CD4027 双J K触发器1片四、操作方法与实验步骤1、测试基本RS触发器的逻辑功能按图4-1，用两个与非门组成基本 RS触发器，输入端S、R接逻辑电平输 出插孔（拨位开关输出端），输出端Q和Q接逻辑电平显示输入插孔（发光二极 管输入端），测试它的逻辑功能并画出真值表将

7、实验结果填入表内。将两个与非门换成两个或非门，要求同上，测试它的逻辑功能并画出真值表 将实验结果填入表内。2 、测试JK触发器74LS112的逻辑功能（1）测试JK触发器的复位、置位功能任取一个JK触发器，CD、SD、J、K端接逻辑电平输出插孔，CP接单次 脉冲源，输出端Q和Q接逻辑电平显示输入插孔。要求改变 CD、SD（ J、K和 CP处于任意状态），并在CD = 0 （ SD = 1）或CD = 0 （ SD = 1）作用期间任意 改变J、K和CP的状态，观察Q和Q的状态，自拟表格并记录之。（2）测试JK触发器的逻辑功能不断改变J、K和CP的状态，观察Q和Q的状态变化，观察触发器状态更新

8、是否发生在CP的下降沿，记录之。（3）将JK触发器的J、K端连在一起，构成T触发器在CP端输入1Hz连续脉冲，观察Q端的变化，用双踪示波器观察 CR Q和Q的波形，注意相位关系，描绘之。（4）JK触发器转换成D触发器按图4-4连线，方法与步骤同上，测试D触发器的逻辑功能并画出真值表将 实验结果填入表内。3 、测试双D触发器74LS74的逻辑功能测试D触发器的复位、置位功能测试方法与步骤同实验内容2（ 1），只是它们的功能引脚不同，相关的管脚 分布参见附录，自拟表格记录。测试D触发器的逻辑功能按一定要求进行测试，并观察触发器状态是否发生在CP脉冲的上升沿（即由0变1），记录之。五、实验内容及实验

9、数据记录1、测试基本RS触发器的逻辑功能与非门组成RS触发器：2、测试JK触发器74LS112的逻辑功能（1）测试JK触发器的复位、置位功能带复位和置位功能的JK触发器电路符号如图2-5所 示。JK触发器的输入端有置位输s复位输入clr，控制输 入j和k,时钟输入elk ；输出端有数据输出q和反向输出 qb。记录下输入输出。（2）测试JK触发器的逻辑功能_rt_rLrLnLMC 门； I e :（3）将JK触发器的J、K端连在一起，构成T触发器CP=0时，触发器不工作，处于维持状态CP=1时，触发器的功能如下：T=0时，次态=现态；T=1时，次态与现态想法：触发器翻转。（4）JK触发器转换成D

10、触发器在输入信号为单端的情况下，D触发器用起来更为方便，其状态方程为:Qn 1 D其输出状态的更新发生在 CP脉冲的上升沿，故又称为上升沿触发的边沿触发器，触发器的状态只取决于时钟到来前 D端的状态，D触发器的应用很广，可用作数字信号的寄存，移位寄存，分频和波形发生等。3 、测试双D触发器74LS74的逻辑功能测试D触发器的复位、置位功能测试D触发器的逻辑功能两个点评触发D触发器构成的边沿触发JK触发器。它的实验逻辑功能和JK触发器一样。六实验数据处理与分析1、测试基本RS触发器的逻辑功能与非门组成RS触或非门组成RS触发器:Rd ShQQn+1功能000101保持010111置1100100

11、置011011*r不允许(1 ) “D = 1，斤D = 1RdSdQQn+1000101保持010111置110010 Q置011010*cr不允许假如触发器处于0态，即0=0，7=1，这时G2门的两个输入端均为0，其输 出端为1,将此1电平反馈到G门的输入端，使它的两个输入端都为 1，因而 保证了 G门的输出端Q为0。同理，若触发器处于1态，在这种输入前提下， 也会继续保持1态。(2) 不=1,耳=0昂=1,表明归端保持高电平；而卷=0表明是在亦 端加低电平或负脉冲。 不管Q原来的状态是0还是1,根据与非门的逻辑规则 叮必定是1。反馈到G 门，使其输入全为1，则Q必定为0。因而卜称为直接复

12、位端，即在端出现 负脉冲或加低电平，可使触发器复位成 0态（3）豆D =0,為=1当|端加低电平或负脉冲，不管 Q原来的状态是0还是1，根据与非门的 逻辑规则Q必定是1。反馈到G2门，使其输入全为1，则必定为0。因而亦称 为直接置位端，即在詬端出现负脉冲或加低电平，可使触发器置位成 1态。（4）丘D =0，耳=0这种情况相当于两输入端同时接低电平或出现负脉冲，在低电平期间，不管触发器原来状态如何，Q和、必然均为1。但在负脉冲信息同时走了之后（恢复 高电平），由于G和G两个与非门输入端均全为1，Q和目都有可能出现0;由于 两个与非门传输速度的差异和其他偶然因素，只要有一个出现为0,反馈到输入端，

13、必使另一个输出为1。这种随机性，使Q的状态不确定。在数字电路，这种 情况应禁止出现。一个RS触发器会记忆一位的二进制的数；想改变其记忆的结果，可在相应 端子加负脉冲信息。所以说基本 RS触发器是低电平有效的器件。值得注意的是对于TTL与非门，管脚悬空相当于加高电平即逻辑1信号，但 在实际逻辑电路中，为防止干扰可靠起见，逻辑1信号仍然是要靠加高电平获得。2、测试JK触发器74LS112的逻辑功能（1）测试JK触发器的复位、置位功能。其真值表如下：（2）测试JK触发器的逻辑功能JK I?1严说明0C000D10 1 00坊J端状春相同0 1 10与J端状态榨同1 0 01与J鰭状骞押同1 0 11

14、与J端伏态相同1 1 011 1 10(3)将JK触发器的J、K端连在一起，构成T触发器(4) JK触发器转换成D触发器负跳沿触发的主从触发器工作时，必须在正跳沿前加入输入信号。如果在CP高电平期间输入端出现干扰信号，那么就有可能使触发器的状态出错。而边沿触发器允许在CP触发沿来到前一瞬间加入输入信号。这样，输入端受干扰的时间大大缩短，受干扰的可能性就降低了。边沿D触发器也称为维持-阻塞边沿D触发器。3 、测试双D触发器74LS74的逻辑功能测试D触发器的复位、置位功能测试D触发器的逻辑功能两个点评触发D触发器构成的边沿触发JK触发器。它的实验逻辑功能和JK触发器一样。因为： Q* D (JQ)