南京理工大学EDA实验报告

1、 南 京 理 工 大 学EDA(2)实验报告 -多功能数字钟 学 生 姓 名：林晓峰学 号：3专 业：通信工程指 导 教 师: 2014 年 12 月 10 日摘要本次实验利用QuartusII7.0软件设计了一个具有24小时计时、保持、清零、快速校时校分、整点报时、动态显示等功能的的多功能数字钟。并利用QuartusII7.0软件对电路进行了详细的仿真，同时通过SMART SOPC实验箱对电路的实验结果进行验证。报告分析了整个电路的工作原理，还分别说明了设计各子模块的方案和编辑、仿真、并利用波形图验证各子模块的过程。并且介绍了如何将各子模块联系起来，合并为总电路。最后对实验过程中产生的问题提

2、出自己的解决方法。并叙述了本次实验的实验感受与收获。关键词： QuartusII7.0 多功能数字钟 保持 清零整点报时 校时校分 动态显示 SMART SOPC AbstractThis experiment uses the QuartusII7.0 software to design one to have 24 hours time, the maintenance, the reset, the fast timing school minute, the integral point reports time and so on digital clocks. And using

3、 the QuartusII software realizes the multi-purpose digital clock simulation. Through the SmartSOPC experiment box, I confirm the result of this experiment.The report analyzes the electric circuit principle of work,and also illustrates the design of each module and editing, simulation, and the proces

4、s of using the waveform to testing each Sub module. Meanwhile,it describes how the modules together, combined for a total circuit. Finally the experimental problems arising in the process of present their solutions. And describes the experience and result of this experiment.Keywords：QuartusII7.0 Dig

5、ital clock maintenance reset time alarm change minute and hour quickly dynamic display SMART SOPC 目 录封面 1摘要 2Abstract 3目录 41设计要求 52实验原理 63模块电路设计 7 3.1 脉冲发生电路 73.2计数器 103.3计时校正电路 133.4整点报时电路 173.5译码显示电路 183.6附加电路 194. 总电路图 205电路下载206实验感想和收获 21 6.1遇到的问题与解决方案 22 6.2收获与感受 23 6.3期望及要求 237. 参考文献 231.设计要求

6、本次EDA设计利用Quartus II7.0软件设计一个多功能数字钟，并下载到Smart SOPC实验系统中进行验证。该数字计时器可以完成从00:00:00到23:59:59的计时功能，并在控制电路的作用下具有保持、清零、快速校时、快速校分、整点报时以及众多附加功能。 数字钟具体设计要求如下： 1、能进行正常的时、分、秒计时； 2、分别由六个数码管显示时，分，秒的数字； 3、K_KEY是系统的保持开关（K_KEY=0正常工作，K_KEY=1时钟保持不变）； 4、RDN是系统的清零开关（RDN=0正常工作，RDN=1时钟的时、分、秒全清零）； 5、M_KEY是系统的校分开关（M_KEY=0正常工

7、作，M_KEY=1时可以快速校分）； 6、H_KEY是系统的校时开关（H_KEY=0正常工作，H_KEY=1时可以快速校时）；7、 使时钟具有整点报时功能（当时钟计到5953”时开始报时5953”,5955”,5957”时报时频率为500Hz,5959”时报时频率为1KHz）；附加功能（1） 能够在时分秒的前一位显示当前日期（指星期）；2.实验原理多功能数字钟系统可以分为以下几大模块：脉冲信号发生模块，基本计时模块，译码显示模块，校分校时电路模块，报时电路模块。图为多功能数字钟电路的系统框图：下面简单介绍电路的主要几个部分：（1）脉冲发生电路：将系统提供的48MHZ频率分成1HZ，2HZ，50

8、0HZ，1KHZ，1MHZ的频率，供后面电路使用。1HZ频率为计时电路提供，可以实现秒位计数；2HZ频率为快速校时、校分提供，此时时钟的时、分为以2HZ快速计数从而实现校分功能；500HZ与1KHZ为整点报时电路提供，在指定时间蜂鸣器发出该频率声音。（2）计时电路：实现24小时正常计时。（3）清零电路：开关有效时，对时、分、秒各位进行清零。（4）校时校分电路：开关有效时，以2HZ的频率实现快速校时或校分。（5）报时电路：在59分53秒、55秒、57秒给蜂鸣器输出500Hz，59分59秒输出1KHz，实现整点报时。（6）译码显示电路：通过数据选通器、译码器、译码转换器和7段显示管实现。因为实验中

9、只用一个译码显示单元，所以通过4个7选一MUX和一个3-8译码器配合，根据计数器的信号进行数码管的动态显示。（7）星期显示电路：通过时的进位，产生星期信号，对星期进行计数，并予以显示。3.模块电路设计3.1 脉冲发生电路脉冲发生电路是为计时器提供计时脉冲的，因为设计的是计时器，所以需要产生1Hz的脉冲信号。EDA实验系统的输入时钟为48MHz，那么要产生1Hz的脉冲信号，则要对输入时钟48MHz进行分频，依次进行48分频、500分频、2分频、2分频即可得到1MHz， 1kHz的脉冲信号。后分别进行2分频得500Hz为报时所需、5分频和2分频得100Hz为秒表所需、500分频和2分频得2Hz、1

10、Hz。3.1.1 2分频电路2分频电路是由一个D 触发器和一个非门实现，通过将D触发器的Q与D端连在一起就可从Q端得到2分频信号，如图：仿真波形图如下：2 分频电路封装图如下：3.1.3 48分频电路由两块74160构成模48电路，实现48分频仿真波形图如下：电路封装图如下：3.1.4 500分频电路由三块74160构成模500电路，实现500分频仿真波形图如下：电路封装图如下：3.1.5、脉冲发生器仿真波形图如下：电路封装图如下：3.2 计时电路计时电路的基本结构由两个60进制计数器和一个24进制计数器组成,分别对秒、分、小时进行计时。三个计数器之间构成进位的关系，秒计数器走到59时为分计数

11、器提供时钟信号，分计数器走到59时为时计数器提供时钟信号来实现进位，从而实现00时00分00秒到23时59分59秒的循环计数。3.2.1、模60计数器模60计数器，由二片74160同步二进制计数器以置数方式实现，完成059计数，在计数器走到59时给置数端输入有效信号0，在下个脉冲到来时将计数器置为0。同时，因为考虑到实际器件所造成的偏差和电平偏移，在置数时不仅用到此时为高电平的4个信号，同时也将呈现低电平信号的输出端以非的形式参与置数，使得保证在信号中没有毛刺产生，造成不必要的麻烦。模60电路原理图如下：封装后模60计数模块如下：模60计数器仿真波形如下：3.2.2、模24计数器模24计数器，

12、由二片74160同步二进制计数器以置数方式实现，完成023计数，在计数器走到23时给置数端输入有效信号0，在下个脉冲到来时将计数器置为0。模24电路原理图如下：封装后模24计数模块如下：3.2.3、模7计数器其原理图如下模7计数器仿真波形如下：3.3计时电路、校正电路校时、校分、校星期电路由基本的门电路组成，通过改变分位、时为、星期位计数模块频率来达到快速校分、校时、校星期的功能。由于校分电路的普适性，因此在总电路中将会用到其三次：校分、校时、校星期，且使用方式均相同，我们不妨以校分电路为例 。设置一个开关，当开打到“正常”档时，计数器正常计数；当开关打到“校分”档时，分计数器可以进行快速校分

13、，即分计数器可以不受秒的计数器的进位信号的控制，而选通一个频率比较快的校分信号（1Hz）进行校分。因此设计电 路时只要将分计数器的时钟端改变，用设好的信号来控制它即可。如果将校分电路的信号直接送到计数器时钟端，开关颤动产生脉冲会导致分计数器的触发，从而影响校功能，所以要将开关设成由 D触发器构成的消颤开关。开关为 1（高电平）时，进位信号无效，1Hz信号有效，开始校分；开关为 0（低电平）时，进位信号有效，1Hz信号无效，正常计数；3.3.1消颤电路由于拨动开关会造成电平抖动，所以可以在原电路图上加入防抖动电路，使得电路更加稳定。为此，利用D触发器锁存实现防颤功能。消颤电路如下：仿真波形图如下

14、：电路封装图如下：3.3.2 保持电路保持电路功能是通过开关K1，用与门和非门实现。将保持开关状态信号经过消颤后做非处理和秒计数位的输入脉冲相与，结果送入秒使能端。K1=0时，电路正常计时，K1=1时，电路保持为当前时间。原理图如下:仿真波形图如下：电路封装图如下：说明：K1:保持开关，为1保持1Hz:时钟端Clk:时钟信号输出3.3.3 清零电路清零电路是在任何状态下把电路归零，由K0开关实现。把清零开关信号经过消颤经过非门送入时分秒计数器清零端（低有效）。K0=0时电路正常工作，K0=1时，清零。电路如下图：仿真波形图如下：电路封装图如下：说明：K0:清零开关，为1清零1Hz:时钟端clk

15、:使能信号输出3.3.4 校正电路校分用Key实现，经过消颤，Key=0，OUT与使能端JF信号相接，由低位进位IN提供,正常计数；Key=1时，Key与vcc相与，通过或门OUT为1，CLK为1HZ，分计数校时。校正电路图如下：电路封装图如下：说明： Key：校正开关，为1校正IN：高位向低位进位信号输入1Hz:时钟端OUT：校正信号输出3.3.5 计时总电路（含校分、校时、校星期）原理图如下：其封装如下：3.4整点报时电路当电路计时到59分53，55，57秒时，分别发出一声较低的蜂鸣声；当计时到59分59秒时，发出一声较高的蜂鸣声。需要在某时刻报时，就将该时刻输出为“1”的信号作为触发信号

16、，同时选通此时所需报时脉冲信号进行报时。最后，利用上学期所学数字逻辑电路知识对各时间信号所对应二进制数作卡诺图对其化简，电路原理图如下：其电路封装如下：3.5译码显示电路译码显示电路为动态显示电路，即只使用一片译码器，轮流扫描显示时位、分位、秒位。当扫描频率很高（在本电路中我们选用1000HZ作为扫描频率）时，由于人眼的视觉暂留现象，与同时显示的效果一样。动态显示设计思想如下：在6进制计数器控制下，通过74151选择器选择星时、分、秒的个、十信号依次通过译码器7447，并使用74138选择器控制对应的数码管使能端使之显示。整体思想如下图所示： 电路原理图如下：3.6附加电路星期显示及校正星期的

17、功能已接入计时、校正电路。4.总电路图5. 电路下载波形仿真正确无误后，就可以将设计好的电路下载到芯片上，以进行硬件实施。在下载之前，必须先对每个管脚进行分配。具体操作为选择“AssignmentsPins”，打开“Pin Planner”对话框。在All Pins一栏的location位置出写入每个输入输出端口对应的管脚号。每个管脚都配置完成后，在对整个电路编译一下。同时注意，为了防止烧坏芯片我们还要将不用的管脚选择输出高阻态。具体操作为选择“Assignments-Device”,此时打开“Setting”对话框，在“Device”一栏，打开“Device & Pin Options”对话

18、框，选择“Unused Pins”标签，在Reserve all unused pins处选择“As input tri-stated”将没有用到的管脚设置为高阻态。打开实验箱电源开关，点击主编辑页面的下载按钮，当出现下载界面后，选中“Program configure”，点击“Start”按钮，开始从实验箱下载。本实验用的是QuartusII7.0软件和Smart SOPC实验箱，所以要选用Altera公司的Cyclone系列芯片，并配置好相应的管脚。6. 实验感想和收获6.1 遇到的问题与解决方案在本次实验过程中我们遇到了很多问题，具体如下：（1） 有关电路仿真FUNCTION和TIMIN

19、G的选择问题；在本次实验中，起初我们一直选用FUNCTION来对电路进行仿真，观察波形。可当我们第一次将电路下载到实验箱时，电路出现了问题，即当秒位走到50时就会产生进位信号使分位进一。发现该问题后，我们仔细的检查了原计时电路，在确定电路原理没有错的情况下，我们推测可能是由于实际器件所产生的误差引起的进位，因此我们重新对电路进行仿真（选用TIMING），结果在检查波形图时发现了秒位在50时，进位信号有毛刺。对此，我们对电路进行改进，即增多原来的控制进位信号，使电路更加稳定。（2） 有关电路的消颤问题；在本次实验中，起初当我们利用控制开关对电路进行保持，校分，校时功能操作时，电路会出现很大的不稳定，即显示乱码。为解决此问题，我们在请教了老师后引入了消颤电路，即利用D触发器的锁存功能消除抖动。（3） 电路的译码显示问题； 在本次实验中，译码显示模块曾一度成为我们设计的障碍。但是，最后在翻阅了很多资料后才我们还是明白了其中的原理，设计出该模