基于 DDS 技术的 FSK 调制器技术毕业设计

1、工工 学学 院院 毕毕 业业 设设 计（计（ 论论 文文 ） 题 目：基于 dds 技术的 fsk 调制器技术 专 业： 电子信息工程 班 级： 07 级 3 班 姓 名： 张 豹 学 号： 1665070325 指导教师： 李双喜 日 期： 2010-12-22 目 录 1 数字调制技术的类型及发展.2 1.1 数字调制技术 .2 1.2 数字调制技术的基本方法 .3 1.3 数字调制技术的发展及应用 .3 1.3.1 二进制数字调制的原理.3 1.3.2 几种数字调制的性能分析.4 2 本课题研究的内容.4 2.1 2fsk 调制基本理论.4 2.2 研究 mfsk 调制基本理论 .5 2

2、.3 研究 fpga 的开发技术 .6 2.4 研究 dds 开发技术 .7 2.5 vhdl 标准硬件描述语言.9 2.6 研究 matlab 在通信技术方真中的方法 .10 3基于 dds 技术的 fsk 调制器的实现.10 3.1 dds 的基本原理.10 3.2 2fsk 调制器的原理设计框图.11 3.3 mfsk 调制器的原理设计框图.12 4fsk 调制器的设计 .13 4.1 设计输入 .13 4.2 分频器的实现 .13 4.3 伪随机序列 .15 4.4 相位累加器的设计 .18 4.5 rom 查表的设计.19 4.6 d/a 转换电路的设计.20 4.7 滤波器 lpf

3、 的设计 .23 4.8 fsk 调制器的 vhdl 程序及仿真.24 5 结论.25 6 感言.26 7 致谢.26 8 参考文献.27 基于 dds 技术的 fsk 调制器技术 作作 者：张者：张 豹豹 指导教师：李双喜指导教师：李双喜 摘 要：在数字通信系统中,fsk(频移键控)为一种常用的数字调制方式。它的主要 优点是:实现起来较容易,抗噪声与抗衰减的性能较好。fsk 信号的产生 2 种方法:直 接调频法和频率键控法。直接调频法实现方法简单,但频率稳定度不高,同时频率转 换速度不快.而频率键控法具有频率稳定度高、转换速度快等特点,但会出现相位不 连续的情况。随着数字通信技术和集成电路的

4、不断发展,直接数字合成技术(dds) 和可编程逻辑门阵列(fpga)已经得到了广泛的应用。dds 作为一种新型的频率合 成技术,具有频率分辨力高、频率转换速度快,且当频率改变时输出相位连续,容易实 现各种调制功能等特点1。本文提出并实现了一种基于 dds 技术的 fsk 调制方 式,采用 v hdl 语言实现。该方法不仅具有频率转换速度快、分辨率高、相位连续 等。 关键词:fsk dds fpga vhdl 1 数字调制技术的类型及发展 1.1 数字调制技术 受信者发送设备接收设备信源 噪声 信道 （光纤信道、有线信道、无线信道） 发送端接收端 图 1-1 通信系统的组成 通常，按照信道中传输

5、的是模拟信号和数字信号，相应的把通信系统分为 模拟通信系统和数字通信系统。模拟通信系统是利用模拟信号来传递信息的通 信系统；数字通信系统是利用数字信号来传递信号的通信系统。数字通信系统 模型如图 1-2 所示： 信息源信源编码加密信道编码数字调制 数字解调信道解码解密信源解码受信者 信道 （光纤信道、 有线信道、 无线信道） 噪声 图 1-2 数字通信系统的组成 与模拟通信相比，数字通信具有以下优点： （1）抗干扰能力强，且噪声不积累。 （2）传输差错可控制。 （3）便于用现代数字信号处理技术对数字信息进行处理、变换、存储。 （4）易于集成，使通信设备微型化，重量轻。 （5）易于加密处理，且保

6、密性好。 但是数字通信的缺点是，一般需要较大的传输带宽。数字信号的传输方式 分为基带传输和带通传输。未经调制的数字信号所占据的频谱是从零频或很低 的频率开始，称为数字基带信号。在某些遇有低通特性的有线信道中，特别是 传输距离不是很远的情况下，基带信号可以不经载波调制而直接传输。不经载 波调制而直接传输数字基带信号的系统，称为数字基带传输系统2。为了使数 字信号在带通信道中传输，必须用数字基带信号对载波进行调制，以使信号与 信道的特性匹配，这种用数字基带信号控制载波，把数字基带信号为数字带通 信号的过程称为数字调制。 1.2 数字调制技术的基本方法 数字调制有两种调制方法，两种方法如下： （1）

7、利用模拟调制的方法去实现数字调制，即把数字调制看成模拟调制的 一个特例，把数字基带信号当做模拟信号的特殊情况来处理。 （2）利用数字信号的离散取值特点通过开关键控载波，从而实现数字调制。 这种方法称为键控法，包括：振幅键控（ask） 、移键控（fsk） 、相移键控 （psk） 。 1.3 数字调制技术的发展及应用 1.3.11.3.1 二进制数字调制的原理二进制数字调制的原理 （1）振幅键控：利用载波的幅度变化来传递数字信息，其频率和初始相位 保持不变。在 2ask 中，载波的幅度只有两种变化状态，分别对应二进制信息 “0”或“1” 。一种常见的，也是最简单的二进制振幅键控方式成为通断键控。

8、2ask 信号的一般表达式为： ttste ask cos)()( 2 其中 )()( sn nttgats 2ask 信号的产生方法通常有两种：模拟调制（相乘器法）和键控法。 （2）频移键控：利用载波的频率变化来传递数字信息。在 2fsk 中，一个 2fsk 信号可以看成是两个不同载频的 2ask 信号的叠加。2fsk 信号的表达式为： ttsttste fsk22112 cos)(cos)()( 其中 ; )()( 1sn nttgats)()( 2sn nttgats 2fsk信号的产生方法主要有二种。第一种可以采用模拟调频电路来实现； 第二种可以采用频率键控法来实现3。 （3）相移键控

9、：利用载波的相位变化来传递数字信息，而振幅和频率保持 不变，在 2psk 中，信号一般可以表示为一个双极性全占空矩形脉冲序列与一个 正弦载波的相乘，即： ttste cpsk cos)()( 2 其中 )()( sn nttgats 1.3.21.3.2 几种数字调制的性能分析几种数字调制的性能分析 ask 是一种应用最早的基本调制方式。其优点是设备简单，频带利用率高； 缺点是抗噪声性能差，并且对信道特性变化敏感，不易是抽样判决器工作 在最佳门限状态。 fsk 是数字通信中不可或缺的一种调制方式。其优点是抗干扰能力强，不 受信道参数变化影响，因此 fsk 特别适合应用于衰落信道；其缺点是占用频

10、带 较宽，尤其是 mfsk，频带利用率较低。目前，调制体制主要应用于中、低速数 据传输中。 psk 或 dpsk 是一种高传输效率的调制方式，其抗噪声能力比 ask 和 fsk 都 强，且不易受信道特性变化的影响，在高、中速数据传输中得到了广泛的应用。 psk 在相干解调时存在载波相位模糊度的问题，在实际中很少采用于直接传输。 mdpsk 应用更广泛。 2 本课题研究的内容 频移键控是利用二进制数字基带信号对载波频率进行变换来传递数字信息。 技术上的fsk有两个分类，非相干和相干的fsk。在非相干的fsk，瞬时频率之间 的转移是两个分立的价值观命名为马克和空间频率。在另一方面，在相干频移 键控

11、或二进制的fsk，是没有间断期在输出信号。本课题以实现2fsk调制器为例 来介绍。 2.1 2fsk调制基本理论 2fsk又称频移键控,它是利用二进制数字基带信号对载波频率进行变换来传 递数字信息,在发送端产生不同频率的载波,传“0”信号时,发送频率为f1 的载 波；传“1”信号时,发送频率为f 2 的载波。在接收端把发送的不同频率的载 波还原成相应的数字基带信号4。2fsk信号的表达式为： ttsttste fsk22112 cos)(cos)()( 其中 ; )()( 1sn nttgats)()( 2sn nttgats 2fsk 信号的调制有两种方式：调频法和频率键控法5。 模拟调频法

12、： 图 2-1 模拟调制的组成 频率键控法： 振荡器f1选通开关 相加器反相器 选通开关振荡器f2 图 2-2 频率键控法产生 2fsk 信号的原理图 2.2 研究 mfsk 调制基本理论 mfsk 系统是 2fsk 系统的推广,该系统有 m 个不同的载波频率可供选择, 每一个载波频率对应一个 m 进制码元信息,即用多个频率不同的正波分别代表 不同的数字信号,在某一码元时间内只发送其中一个频率6。mfsk 信号可表示: 1 ( )cosi m mfski i es tt 0 , 0, 0 ( )1 2 i i t ti a i t ti s ti 当在时间间隔发送符号为时 上式中 当在时间间隔

13、发送符号不为时 （、. . . 、m ） i 为载波角频率,通常采用相位不连续的振荡频率,这样便于利用合成器 来提供稳定的信号频率。 2.3 研究 fpga 的开发技术 可编程逻辑器件是 20 世纪 70 年代发展起来的一种新型逻辑器件，随着微 电子制造工艺的发展，它也取得了长足的进步，是目前数字系统设计的主要硬 件基础。fpga 是 pla、gal、epld、cpld 等可编程器件的基础上进一步发展的 产物。它是作为 asic 领域中的一种半定制电路热出现的，既解决了定制电路的 不足，又克服了原有可编程逻辑器件门电路有限的缺点。fpga 一般采用 sram 工艺，也有一些军品和宇航级 fpg

14、a 采用 flash 或熔丝和反熔丝工艺。fpga 的 集成度很高，其器件密度从数万门到数千万门不等，可以完成极其复杂的时序 与逻辑组合逻辑电路功能，适用于高速、高密度的高端数字逻辑电路设计领域。 其组成部分主要有可编程输入/输出单元、基本可编程单元、内嵌 sram、丰富 的布线资源、底层嵌入功能单元、内嵌专用单元等。 如前所述，fpga 是由存放在片内的 ram 来设置其工作状况的，因此工作时 需要对片内 ram 进行编程。用户可以根据不同的配置模式，采用不同的编程方 式。fpga 有如下几种配置模式7： 并行模式：一片 eprom 配置一片 fpga。 主从模式：一片 eprom 配置多片

15、 fpga。 串行模式：串行 prom 配置 fpga。 外设模式：将 fpga 作为微处理器的外设，由微处理器对其编程。 目前，fpga 市场占有率最高的两大公司 xilinx 和 altcra 生产的 fpga 都 是基于并行模式的，需要在使用时外接一个 eprom 保存程序。上电时，fpga 将 eprom 中的数据读入片内 ram，完成配置后，进入工作状态；掉电后 fpga 恢复 白片，内部逻辑消失。fpga 不仅能够反复使用，还无需专门的 fpga 编程器， 只需要通用的 eprom、prom 编程器即可。actel、quicklogic 等公司提供反熔 丝技术的 fpga，只能下载

16、一次，具有抗辐射、耐高低温、功耗低和熟读快等优 点，在军品和航空航天领域中应用较为广泛，但是这种 fpga 不能重复擦写，开 发初期比较麻烦，费用也比较高。 dsp 从根本上讲师适合串行算法的，多处理器系统是很昂贵的，而且只适 合粗粒度的并行运算；fpga 可以在片内实现细粒度，高度并行的运算结构。 fpga 和 dsp 两者各有所长。实现时，一般的配合是 dsp 做主处理器，利用 fpga 的高度并行度和可重配置作 fft、fir 等等的协处理器。 新的趋势已经很明朗：fpga 已经能够依靠价格来和主流的 dsp 来竞争。此 外，fpga 的计算能力比 dsp 的性能更加强大。简而言之，目前

17、各 fpga 生产商 的主流芯片已打破了 fpga 所有的旧标准，在系统实现和芯片选择时，应当从算 法结构等更深层次的角度出发8。 2.4 研究 dds 开发技术 1971 年，美国学者提出了以全数字技术，从相位概念出发直接合成所需波 形的一中新的频率合成原理，称之为直接数字频率合成器(dds)。这是频率合成 技术的一次重大革命，但限于当时微电子技术和数字信号处理技术的限制，dds 并没有得到足够的重视。随着现代超大规模集成电路集成工艺的高速发展，使 得数字频率合成技术得到了质的飞跃，它在相对带宽、频率转换时间、相位连 续性、正交输出、高分辨率以及集成化等一系列性能指标方面，已远远超过了 传统

18、频率合成技术所能达到的水平。但是由于 dds 数字化实现的固有特点，决 定了其输出频谱杂散较大，从 20 世纪 80 年代末开始通过深入的研究认识了 dds 杂散成因及其分布规律后，对 dds 相位累加器进行了改进，rom 数据进行了 压缩，使用了抖动注入技术以及对 dds 工艺结构和系统结构进行了改进9。但 工艺的完善并没有彻底解决 dds 中 dac 的瞬态毛刺和非线性这些固有缺陷，而 这些问题还会随着温度变化和电路工艺引入的数字噪声等发生随机变化，它们 所带来的输出信号频谱质量劣化很难改善。近几年来，随着 dds 技术的不断完 善和发展，其输出频率、杂散、相位噪声、功耗、集成化等各项性能

19、指标较早 期产品已有大大提高，出现了一系列的优秀产品。由于其在频率合成以及信号 调制等方面出色的性能，应用范围已扩展到通信、宇航、遥控遥测、仪器仪表 等各项电子领域。 dds 性能的优缺点：正由于 dds 采用全数字技术，从概念到结构都有很大 的突破，所以它具有其他频率合成所无法比拟的优越性10。 (1)频率分辨率高。若时钟频率不变，dds 频率分辨率仅由相位累加器位数 来决定，也就是理论上的值越大，就可以得到足够高的频率分辨率。目前，大 多数 dds 的分辨率在 1hz 数量级，许多都小于 1mhz 甚至更小，这是其他频率合 成器很难做到的。 (2)工作频带较宽。根据 nyquist 定律，

20、只要输出信号的最高频率分辨率分 量小于或等于 fclk/2 就可以实现。而实际当中由于受到低通滤波器设计以及杂 散分布的影响限制，仅能做到 40% fclk 左右。 (3)超高速频率转换时间。dds 是一个开环系统，无任何反馈环节，这种结 构使得 dds 的频率转换时间极短。dds 的频率转换时间可达到纳秒数量级，比 使用其它的频率合成方法都要小几个数量级。 (4)相位变化连续。改变 dds 输出频率，实际上改变的是每一个时钟周期的 相位增量，相位函数的曲线是连续的，只是在改变频率的瞬间其频率发生了突 变，因而保持了信号相位的连续性。 (5)具有任意输出波形的能力。只要 rom 中所存的幅值满

21、足并且严格遵守 nyquist 定律，即可得到输出波形。例如三角波、锯齿波和矩形波。 (6)具有调制能力。由于 dds 是相位控制系统，这样也就有利于各种调制功 能。 dds 的不足之处主要有如下两点11： (1)散分量丰富。这些杂散分量主要由相位舍位、幅度量化和 dac 的非理想 特性所引起。因为在实际的 dds 电路中，为了达到足够小的频率分辨率，通常 将相位累加器的位数取大。但受体积和成本的限制，即使采用先进的存储方法， rom 的容量都远小于此，因此在对 rom 寻址时，只是用相位累加器的高位去寻 址，这样不可避免地引起误差，即相位舍位误差。另外，一个幅值在理论上只 能用一个无限长的二

22、进制代码才能精确表示，由于 rom 的存储能力，只采用了 有限比特代码来表示这一幅值，这必然会引起幅度量化误差。另外，dac 的有 限分辨率以及非线性也会引起误差。所以对杂散的分析和抑制，一直是国内外 研究的特点，因为它从很大程度上决定了 dds 的性能。 (2)频带受限。由于 dds 内部 dac 和 rom 的工作速度限制，使得 dds 输出的 最高频率有限。目前市场上采用 cmos、ttl 等工艺制作的 dds 芯片工作频率一 般在几十 mhz 至几百 mhz 左右。但随着高速 gaas 器件的出现，频带限制已明显 改善，芯片工作频率可达到 2ghz 范围左右。 三种频率合成方式的性能比

23、较12 锁相环频率合成运用了相位反馈控制原理来稳定频率，在频率切换速度要 求方面不高，但对相噪、杂散有较高要求时，pll 频率合成有特殊的优势。pll 式频率合成输出的频率分辨率越高时，其频率切换速度就越慢。如果要提高切 换速度，就必须牺牲分辨率，这是 pll 的工作机理所致，无法通过性能优化来 解决。所以在选择锁相式频率合成除了考虑频谱纯度外，还要考查其它性能是 否能满足要求。dds 的全数字结构给频率合成领域注入了新的活力，但也正是 全数字结构使 dds 有明显的缺陷。 各类电子系统对信号源的要求越来越高，需要同时满足相位噪声、快捷变 频、高频率分辨率、宽带、小体积、低功耗等指标。虽然这三

24、种频率合成方式 都可以在某些指标上获得理想的效果，但没有一种方式可以满足所有的技术要 求。实际上，由于三种方式各有优劣，完全可以利用各自优势互补，所以产生 了混合式频率合成技术。其中 dds 与 pll 频率合成混合应用最为广泛。 2.5 vhdl 标准硬件描述语言 vhdl 的英文全名是 very-high-speed integrated circuit hardware description language，诞生于 1982 年。1987 年底，vhdl 被 ieee 和 美国国防部确认为标准硬件描述语言。 vhdl 主要用于描述数字系统的结构， 行为，功能和接口。除了含有许多具有硬

25、件特征的语句外，vhdl 的语言形 式和描述风格与句法是十分类似于一般的计算机高级语言。vhdl 的程序结 构特点是将一项工程设计，或称设计实体（可以是一个元件，一个电路模块 或一个系统）分成外部（或称可视部分 ,及端口)和内部（或称不可视部分） ，既涉及实体的内部功能和算法完成部分。在对一个设计实体定义了外部界 面后，一旦其内部开发完成后，其他的设计就可以直接调用这个实体。这种 将设计实体分成内外部分的概念是vhdl 系统设计的基本点。 vhdl 语言能够成为标准化的硬件描述语言并获得广泛应用 , 它自身 必然具有很多其他硬件描述语言所不具备的优点。归纳起来 ,vhdl 语言主 要具有以下优

26、点 13： (1) vhdl 语言功能强大 , 设计方式多样 。 vhdl 语言具有强大的语 言结构, 只需采用简单明确的 vhdl 语言程序就可以描述十分复杂的硬件电 路。同时, 它还具有多层次的电路设计描述功能。此外 ,vhdl 语言能够同 时支持同步电路、异步电路和随机电路的设计实现 , 这是其他硬件描述语 言所不能比拟的。 vhdl 语言设计方法灵活多样 , 既支持自顶向下的设计 方式, 也支持自底向上的设计方法 ; 既支持模块化设计方法 , 也支持层次 化设计方法。 (2) vhdl 语言具有强大的硬件描述能力 。vhdl 语言具有多层次的电 路设计描述功能，既可描述系统级电路 ,

27、也可以描述门级电路；描述方式 既可以采用行为描述、寄存器传输描述或者结构描述，也可以采用三者的混 合描述方式。同时， vhdl 语言也支持惯性延迟和传输延迟，这样可以准确 地建立硬件电路的模型。 vhdl 语言的强大描述能力还体现在它具有丰富的 数据类型。 vhdl 语言既支持标准定义的数据类型，也支持用户定义的数据 类型，这样便会给硬件描述带来较大的自由度。 (3) vhdl 语言具有很强的移植能力 。vhdl 语言很强的移植能力主要 体现在: 对于同一个硬件电路的 vhdl 语言描述 , 它可以从一个模拟器移 植到另一个模拟器上、从一个综合器移植到另一个综合器上或者从一个工作 平台移植到另

28、一个工作平台上去执行。 (4) vhdl 语言的设计描述与器件无关 。采用 vhdl 语言描述硬件电路 时, 设计人员并不需要首先考虑选择进行设计的器件。这样做的好处是可以 使设计人员集中精力进行电路设计的优化 , 而不需要考虑其他的问题。当 硬件电路的设计描述完成以后 ,vhdl 语言允许采用多种不同的器件结构来 实现。 (5) vhdl 语言程序易于共享和复用 。vhdl 语言采用基于库 ( library) 的设计方法。在设计过程中 , 设计人员可以建立各种可再次利 用的模块 , 一个大规模的硬件电路的设计不可能从门级电路开始一步步地 进行设计 , 而是一些模块的累加。这些模块可以预先设

29、计或者使用以前设 计中的存档模块 , 将这些模块存放在库中 , 就可以在以后的设计中进行复 用。 由于 vhdl 语言是一种描述、模拟、综合、优化和布线的标准硬件描述语 言 , 因此它可以使设计成果在设计人员之间方便地进行交流和共享, 从而减小 硬件电路设计的工作量, 缩短开发周期。 2.6 研究 matlab 在通信技术方真中的方法 matlab(matrix laboratory,矩阵实验室)是集科学计算、图形绘制、自 1984年由美国mathworks 公司推向市场以来，历经十几年的竞争和发展，现已 成为国际公认的最优秀的科技应用软件。在国外的高等院校里，图像处理及系 统仿真等强大功能于

30、一体的科学计算语言。matlab 仿真软件已经成为大学生、 硕士生和博士生必须掌握的一项基本技能。由于在各个领域的重要性，matlab 在教学的应用中也越来越广泛了。 利用 matlab 中模块化的图形仿真软件 simulink 可以很方便的对各种通信 系统进行仿真与分析, 在进入 simulink 仿真环境后, 不需要书写代码, 只需 使用鼠标拖动库中的功能模块并将它们连接起来, 按照实验要求修改各模块的 参数14。通过 simulink 仿真环境建立通信系统模型, 可使一些枯燥的电路变 得有趣味, 动态的通信系统更加形象直观。通过仿真可清晰直观地观察系统的 输出, 对应不同的条件, 只要对

31、模块的参数稍作修改即可, 不需要再重新构建 仿真模型图。结果分析表明, 用 matlab 仿真的方法与传统的硬件实验相比较, 其仿真结果的可信度高, 不受空间、时间和物质条件的限制, 通信技术发展非 常迅速，各种各样新型的通信技术不断涌现，matlab 仿真软件能够快速地、方 便地、廉价地设计并构造出各种通信技术的模型，提供了一个强大的工作平台。 3基于 dds 技术的 fsk 调制器的实现 3.1 dds 的基本原理 直接数字频率合成的理论依据是时域抽样定理，即一个频带限制在 (0，fc/2)hz 范围内的时间信号 f(t)，如果以 tg=1/fc 秒的间隔对它进行等间 隔抽样，则信号将被所

32、得到的抽样值完全确定。也就是说，此信号 f(t)可以由 其采样值完全恢复过来。dds 正是基于这样一个原理而形成的，它将一个阶梯 化的信号(即采样信号)通过一个理想的低通滤波器，就得到原始的连续信号 f(t)。 dds 的工作原理框图如图 3-1 所示，dds 系统由频率控制字、相位累加器、 正弦查询表、d/a 转换器和低通滤波器组成。参考时钟为高稳定度的晶体振荡 器，其输出用于同步 dds 各组成部分的工作15。dds 系统的核心是相位累加器， 它由 n 位加法器与 n 位相位寄存器构成，类似一个简单的计数器。加法器将频 率控制字与累加寄存器输出的累加相位数据相加，把相加后的结果送至累加寄

33、存器的数据输入端。累加寄存器将加法器在上一个时钟脉冲作用后所产生的新 相位数据反馈到加法器的输入端，以使加法器在下一个时钟脉冲的作用下继续 与频率控制字相加。这样，相位累加器在时钟作用下，不断对频率控制字进行 线性相位累加。由此可以看出，相位累加器在每一个时钟脉冲输入时，把频率 控制字累加一次，相位累加器输出的数据就是合成信号的相位，相位累加器的 溢出频率就是 dds 输出的信号频率。正弦查询表是一个可编程只读存储器 (prom)，存储的是以相位为地址的一个周期正弦信号的采样编码值，包含一个 周期正弦波的数字幅度信息，每个地址对应于正弦波中 0360 度范围的一个相 位点。将相位寄存器的输出与

34、相位控制字相加得到的数据作为一个地址对正弦 查询表进行寻址，查询表把输入的地址相位信息映射成正弦波幅度信号，通过 d/a 变换器把数字量变成模拟量，再经 过低通滤波器平滑并滤除不需要的取样 分量，以便输出频谱纯净的正弦波信号。 3-1 dds 结构框图 3. 2 2fsk 调制器的原理设计框图 2fsk调制器的原理设计框图如图3-2所示。 整个系统主要由fpga 核心板、 d/ a 转换器、低通滤波器和按键组成16。 载波频率控制字a 和频率控制字b 分别为输入的2个载波频率,通过按键输入,fpga 内部主要包括伪随机序列信号 发生器、相位累加器、频率选择器和乘法器。 其中数字基带信号由伪随机

35、信号 发生器产生,相位累加器由加法器和寄存器组成,整个系统中的组合逻辑都要用 流水线结构,也就是把一个大的组合逻辑分解成若干个小的组合逻辑与寄存器, 以此来保证系统速度。 总的调制原理就是,通过频率选择器和伪随机序列来选 择输出的载波频率,载波频率通过相位累加器对输出的频率控制字进行累加,得 到的相位码对正弦幅值存储器寻址,使之输出相应的幅度码。 输入的幅度值与 输出的幅度码通过乘法器进行相乘,实现幅度调制,最后输出的信号波形经过数 模转换器和巴特沃思低通滤波器转换后,得到2fsk调制信号波形。 分频器 伪随机信 号发生器 频率控制字a 频率控制字b 幅度控制字 频 率 选 择 器 波 形 r

36、 o m 表 f s k 信 号 巴特 沃斯 低通 滤波 乘 法 器 模 拟 转 换 器 时钟源 相 位 累 加 器 图 3-2 dds 产生的 fsk 调制信号原理框图 3.3 mfsk 调制器的原理设计框图 mfsk 系统的原理框图如图 3-3 所示。mfsk 信号的产生有两种方法，直接调 频法和频率键控法。直接调频法是用数字基带信号直接控制载频振荡器的振荡 频率。在发送端,输入的二进制码元经过逻辑电路和串/并变换电路转换为 m 进 制码元,每 k 位二进制码分为一组,用来选择不同的发送频率。在接收端,当某 一载波频率到来时,只有相应频率的带通滤波器能收到信号,其它带通滤波器输 出的都是噪

37、声。抽样判决器的任务就是在某一时刻比较所有包络检波图 2 mfsk 调制电路方框图器的输出电压，通过选择最大值来进行判决。将最大值输出就， 得到一个 m 进制码元,然后,再经过逻辑电路转换成 k 位二进制并行码 再经过 并 串变换电路转换成串行二进制码 从而完成解调过程。 图 3-3 mfsk 系统原理框图 4fsk 调制器的设计 4.1 设计输入 quartusii软件的设计输入方法很多，主要有以下三种：原理图输入、文本 输入和波形输入。quartusii为实现不同的逻辑宏功能提供了大量的图元和宏功 能符号。其中prim图元库中包含基本的逻辑块电路，mf宏功能库包含所有74系 列芯片，meg

38、a、lpm参数化模块库包括参数化模块、高级模块等。利用 quartusii提供的graphic editor可以方便地应用这些图元和宏功能符号进 行原理图的编辑输入。 本文设计输入方法主要用来实现以vhdl语言形式书写的文件。vhdl是一种 符和ieee标准的高级硬件行为描述语言，适合大型、复杂的设计。利用 quartusii提供了text editor,用来输入vhdl设计文件，通过编译就可以将vhdl 语言表达的逻辑映射到alters的器件中去。 quartusii waveform editor用于建立和编辑波形文件，compiler先进的波 形综合算法，可以根据用户定义的输入及输出波形

39、自动生成逻辑关系，自动为 状态机分配状态为和状态变量。 4.2 分频器的实现 本fsk调制器设计的基带码元数据速率为1.2kbps,两个再拼频率分别为 1.2khz和2.4khz。这里对正弦信号每周期取100个采样点，因而需要产生3个时 钟信号：1.2khz（数据速率） 、120khz(产生1.2khz正弦信号的输入时钟)和240 khz（产生2.4khz正弦信号的输入时钟）基准时钟由一个常用的12mhz的晶振提 供，因此设计了一个1输入2输出的分频器。分频器的程序如下： library ieee; use ieee.std_logic_arith.all; use ieee.std_logi

40、c_1164.all; use ieee.std_logic_unsigned.all; entity fenpinqi is port(clk :in std_logic; y :out std_logic ); end fenpinqi; architecture behav of fenpinqi is signal clk1:std_logic; begin process(clk) begin if(clkevent and clk=1)then clk1=not clk1; y=clk1; end if; end process; end behav; 分频器的 vhdl 波形仿真

41、图： 图 4-1 分频器的 vhdl 波形仿真图 分频器的 vhdl 建模符号： 图 4-2 分频器的 vhdl 建模符号 4.3 伪随机序列 最大长度线性移位寄存器序列( m 序列) 是在数字通信、雷达、系统可靠 性测试等方面应用十分广泛的一种伪随机序列。 由于它具有随机性、规律性及 较好的自相关性和互相关性,而且要求设备简单,易于实现,成本低,本系统采用m 序列作为数字基带信号进行程序调试。 m 序列码发生器是一种反馈移位型结构 的电路,它由n 位移位寄存器加异或反馈网络组成,其序列长度m = 2 n - 1。本 设计用一种带有两个反馈抽头的3级反馈移位寄存器得到一串“1110010”循环

42、 序列，并采取措施防止进入全“0”状态。通过更换时钟频率，可以方便的改变 输入码元的速率17。m序列产生器的电路结构如下所示： 或门 异或门 或 非 门 d q clk d q clk d q clk 时钟信号 （1.2khz） 图4-3 m序列产生器的组成 m 序列产生器的程序如下： library ieee; use ieee.std_logic_arith.all; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity mxulie is port(clk:in std_logic; code: out

43、std_logic); end mxulie; architecture behav of mxulie is signal m:std_logic_vector(2 downto 0); begin process(clk) begin if clkevent and clk=1 then m(0)=m(1); m(1)=m(2); m(2)=(m(1) xor m(0)or(not(m(0)or m(1)or m(2); end if; end process; code=m(0); end behav; m 序列的 m 为一个三位信号量。code 是 m 最低位的输出，它就是信号码即 基

44、带码元。 m 序列的 vhdl 仿真波形如下： 图 4-4 m 序列的 vhdl 仿真波形 m 序列的 vhdl 建模符号如下： 图 4-5 m 序列的 vhdl 建模符号 4.4 相位累加器的设计 这一模块是由fpga实现的，fpga完成相位累加器的功能，而频率控制字x 是由键盘输入给出的。 图4-6 相位累加器结构 相位累加器是实现dds的核心，它由一个n位字长的二进制加法器和一个固 定时钟脉冲取样的n位相位寄存器组成。相位寄存器的输出与加法器的一个输入 端在，如图4-6所示，相位内部相连，加法器的另一个输入端是外部输入的频率 控制字x。这样，在每个时钟到达时，寄存器采样上个时钟周期内相位

45、寄存器的 值与频率控制字x之和，并作为相位累加器在这一时钟周期的输出。频率控制字 x决定了相应的相位增量，相位累加器则不断地对该相位增量进行线性累加，当 相位累加器积满两时就会产生一次溢出，从而完成一个周期性的动作，这个动 作周期即是dds合成信号的一个频率周期。于是，输出信号波形的频率表示式为： n co kff2/ 由该式可知，输出信号频率主要取决于频率控制字 x，当 x 增大时，f0 可 以不断的增高，由抽样定理，最高输出频率不得大于 fc/2，而根据实验所得， 实际工作频率小于 fc/3 时较为合适。 设此累加器位数为 10 位，以下为累加器的实现程序： library ieee; u

46、se ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity adder is port(n:in std_logic_vector(9 downto 0); clk,reset :in std_logic; c:out std_logic); end; architecture behave of adder is signal counter:std_logic_vector(10 downto 0); begin process(clk) begin if reset=0 then counter=00000000

47、000; elsif(clkevent and clk=0)then counter01111111111)then counter=00000000000; c=1; end if; if(counter=00000000000)then c8； lpm_widthad=9； lpm_outdata=”unregistered”； lpm_address_control=unregistered； 其中 lpm_file 的“.mif”中存放正弦的值,可由文本形式生成,也可由高级 语言如 c 语言生成。rom 查找表在整个设计中是一个比较重要的部分。为了保 证波形的平滑，设计时可将一个周期分

48、为 512 个点。 4.6 d/a 转换电路的设计 本来欲打算采用转换速度为 85ns，带宽为 10khz 的 8 为单调高速乘法器 addac08 或者是 dac0800。但由于都购买不到，而改为使用转换速度为 1us 带宽 为 1mhz 的 dac0832，这样最高频率就不是很高。dac0832 为电流输出型 d/a 转 换器，需要外接运算放大器进行电流电压变换才能得到模拟电压输出。输出方 式为单极性输出方式的时候，输出级接一低电压温漂运放 op07 作为电压电流转 换器，在运算放大器的输出端就可以得到单极性模拟电压： out v fboutout riv 若参考电压为+5v，则当数字量从

49、 00hffh 变化时，对应的模拟电压输 out v 出范围是 0v -5v。dac0832 芯片介绍 （1） 芯片简介。 dac0832是nsc公司（美国国家半导体公司）生产的8位dac芯片，可直接与 多种cpu总线连接而不必增加任何附加逻辑。dac0830、dac0831与它兼容，可以 完全相互代换。 dac0832由两级数据缓冲器和d/a转换器组成，第一级数据缓冲器称为输入 寄存器，第二级称为dac寄存器，如图4-7所示。 图 4-7 dac0832 的内部结构 dac0832 各引脚的定义如下 (1)d7d08 位数据输入端。 (2)ile允许输入锁存（输入） ，高电平有效。 (3)片

50、选（输入） ，低电平有效。cs (4)写信号 1（输入） ，低电平有效。ile、为输入寄存 1 wrcs 1 wr 器的选通信号，当 ile、全部有效，le1 为高电平时，选通输入寄存cs 1 wr 器，数据总线 d7d0 上的输入数据进入输入寄存器；当 ile、不同时cs 1 wr 有效，le1 为低电平时，输入寄存器中原有数据被锁存。 (5)传送控制信号（输入） ，低电平有效。xfer (6)写信号 2（输入） ，输入低电平有效。、为 dac 寄 2 wrxfer 2 wr 存器的选通信号，当、同时有效时，le2 为高电平，选通 dac 寄存xfer 2 wr 器，输入寄存器中锁存的数据进

51、入 dac 寄存器；、不同时有效时，xfer 2 wr le2 为低电平，dac 寄存器中原有数据被锁存。 (7)模拟电流输出端 1，它是逻辑电平为 1 的各位输出电流之和。 1out i (8)模拟电流输出端 2，它是逻辑电平为 0 的各位输出电流之和。 2out i +=常数。 1out i 1out i (9)基准电压输入，+10v -10v，此电压越稳定模拟输出精度越 ref v 高。 (10)反馈电阻引出端，dac0832 内部此端与端之间已集成一反 fb r 1out i 馈内阻，其值为 15k，所以可以直接接到外部运算放大器的输出端。 fb r fb r (11)电源电压，+5v

52、 +15v。 cc v (12)agnd模拟地，芯片模拟信号接地点。 (13)dgnd数字地，芯片数字信号接地点。 必须注意的是：在使用 dac 芯片和 adc 芯片的电路中，必须正确处理地线 和连接问题。电路中有两种芯片：一种是模拟电路芯片，如 dac、adc、运算放 大器等；另一种是数字电路芯片，如 cpu、译码器、寄存器等。这两种芯片应 由两个独立的电源分别供电。模拟地线和数字地线应该分开、模拟地和数字地 应分别连接到系统的模拟地线和数字地线。在整个系统中仅有一个共地点，避 免造成回路，防止数字信号通过数字地线干扰微弱的模拟信号。 （2）dac0832 的工作方式。 dac0832 有两

53、级锁存器，因此有 3 种工作方式：双缓冲工作方式、单缓冲 工作方式和直通工作方式。 双缓冲工作方式，就是把 dac0832 的输入寄存器和 dac 寄存器都接成受控 方式。cpu 对 dac 芯片的写操作分两步进行：第一步把数据写进输入寄存器， 第二步把输入寄存器的内容写入 dac 寄存器。双缓冲工作方式的优点是 dac0832 的数据接收和启动转换异步进行。于是，可在 d/a 转换的同时进行下 一数据的接收，可实现多个转换器的同时输出。 单缓冲工作方式，就是使两个寄存器中一个处于直通状态，而另一个处于 受控状态。这种方式可以减少一条输出指令，在不要求多个 dac 同时进行 d/a 转换时普遍

54、采用此种方式。 当、和引脚全部接数字地，ile 引脚为高电平时，芯cs 1 wr 2 wrxfer 片就处于直通工作状态。8 位数字量一旦达到 d7d0 输入端，便立即进行 d/a 转换。此种方式下，dac0832 不能直接和 cpu 的数据总线相连，故很少采用。 由于本设计要求数据一到立即转换，因此，采用了此种工作方式。 （3）dac0832 的输出方式。若参考电压为 dac0832 为电流输出型 d/a 转换器，需要外接运算放大器进行电流电压变 换才能得到模拟电压输出。输出方式有两种：单极性输出和双极性输出。 单极性电压输出方式输出的电压极性是单一的，而双极性输出方式输出的 电压极性是可变

55、的，即有正有负。单极性输出时，在运算放大器的输出端就可 以得到单极性模拟电压： out v fboutout riv 若参考电压为+5v，则当数字量从00hffh变化时，对应的模拟电压输出范 out v 围是0v -5v。 双极性电压输出方式需要两级运算放大器级联输出电压，输出电压与 out v 及第一级运算放大器输出的关系是： ref v 1out v = （2+） out v 1out v ref v 这时，当数字量从 00h ffh 变化时，对应的模拟电压输出范围是 out v 5v +5v，显然，其分辨率较单极性输出降低一倍。 4.7 滤波器 lpf 的设计 d/a 输出后，通过滤波电

56、路，使信号平滑。滤波器在通带内的平坦程度对 我们而言，比其衰减更为重要，而且巴特沃斯滤波器的元件值也较合乎实际情 况，不像绝大多数其他类型滤波器对元件值要求那么苛刻。在截止频率附近， 频率响应纯化可能使这些滤波器在要求锐截止的地方不合要求。 二阶巴特沃斯有源低通滤波器设计如图 4-8： 正弦波的输出频率小于 10khz，为保证 10khz 频带内输出幅度平坦，又要 尽可能抑制谐波和高频噪声，综合考虑取 r1 = 1 k，r2 = 1 k，c1 = 100 pf，c = 100pf 图4-8 有源低通滤波器设计 4.8 fsk调制器的vhdl程序及仿真 2fsk 调制器的 vhdl 程序主要程序

57、: library ieee; use ieee.std_logic_arith.all; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity fsk is port(clock: in std_logic; -正弦波发生器时钟 dout: out std_logic_vector(7down to 0);-并行数据 data code: buffer std_logic -输出 m 序列 ); end fsk; architecture fsk_arch of fsk is signal count 100

58、:std_logic_vector(6 down to 0):-记录 100 个状态 signal count 50: std_logic_vector(5 down to 0): signal sinclk1: std_logic; signal sinclk,coderate: std_logic; signal m: std_logic_vector(2 down to );-m 序列 begin p rocess (clock) begin if (clock event and clock= 1 ) then - - 产生 fsk 需的另一个频率 sinclk1= clock 2 s

59、inclk1 = no t sinclk1; end if; end p rocess; p rocess (sinclk1) - - sinclk1 100 分频得到 coderate 码元速率 begin if (sinclk1 event and sinclk1= 1 ) then if (count50= 110001 ) then count50 = 000000; coderate = no t coderate; else count50 = count50+ 1 ; end if; end if; end p rocess; fsk 调制的 vhdl 程序仿真图 图 4-9 f

60、sk 调制的 vhdl 程序仿真图 5 结论 数字通信技术与现代电子设计方法的结合使得通信系统的性能得到了飞速 发展 ,大规模可编程器件 fpga 集成度、 功能、 速度不断提高 ,正好满足现 代通信系统的要求.本文通过对 dds 和 fsk 的理论方案的研究 ,设计了一种新 型的基于 dds 的 2fsk 调制器.实验结果表明 ,采用这种调制方式 ,不仅能使 2 个载波频率转换期间保持相位连续 ,且频率转换也由相位突变成为渐变 ,提 高了系统的频带利用率。 6 感言感言 这也许是我学生时代做的最后一次作业了，当我写到这时，心中有股莫名 的伤感。 想想刚开始着手准备的时候，手足无措，不知从何下