数字钟说明书

1、唐山学院课程设计目 录引言错误！未定义书签。1 eda技术介绍2.2 verilog hdl 介绍3.3 quartusii 软件简介 .4.3.1 软件介绍4.3.2 界面介绍5.3.2.1 代码输入界面 .5.3.2.2 功能仿真界面.5.3.2.3 波形仿真界面.6.4系统总体设计7.4.1 设计思路7.4.2 系统设计总体框图.7.5各模块详细设计 8.5.1 计时模块8.5.1.1 24进制计数器的设计 85.1.2 60进制分计数器 .9.5.1.3 60进制秒计数器 1.15.2 校时校分模块设计125.3 报时模块设计1.35.4 分频模块设计错误！未定义书签。5.5 显示模块

2、设计 1.65.6 顶层模块设计1.66硬件测试177总结19参考文献20唐山学院课程设计引言电子钟是一种利用数字电路来显示秒、分、时的计时装置，与传统的机械钟 相比，它具有走时准确、显示直观、无机械传动装置等优点，因而得到广泛应用。 随着人们生活环境的不断改善和美化，在许多场合可以看到数字电子钟。20世纪末，电子技术获得了飞速的发展，在其推动下，现代电子产品几乎 渗透了社会的各个领域，有力地推动了社会生产力的发展和社会信息化程度的提 高，同时也使现代电子产品性能进一步提高，产品更新换代的节奏也越来越快。 电子钟已成为人们日常生活中必不可少的必需品，广泛用于个人家庭以及车站、 码头、剧场、办公

3、室等公共场所，给人们的生活、学习、工作、娱乐带来极大的 方便。由于数字集成电技术的发展和采用了先进的石英技术，使数字钟具有走时准确、性能稳定、集成电路有体积小、功耗小、功能多、携带方便等优点，因此 在许多电子设备中被广泛使用。随着电子设计自动化(eda)的发展，电子系统的设计技术和设计工具发生了 深刻的变化。利用硬件描述语言对数字系统的硬件电路进行描述是eda的关键技术之一。verilog hdl语言是目前主流的硬件描述语言之一，它具有很强的电 路描述和建模能力，且有与具体硬件电路无关和与设计平台无关的特性，在语言易读性和层次化结构设计方面表现出强大的生命力和应用潜力。设计要求：(1)根据任务

4、要求确定电路各功能模块；(2)写出设计程序；(3)给出时序仿真结果；(4)最后要有设计总结；221 eda技术介绍eda(电子线路设计自动化)是以计算机为工作平台、以硬件描述语(hdl)为 设计语言、以可编程器件(cpld/fpga)为实验载体、以asic/soc芯片为目标器 件、进行必要的元件建模和系统仿真的电子产品自动化设计过程。eda源于计算机辅助设计，计算机辅助制造、计算机辅助测试和计算机辅助工程。利用 eda工具，电子设计师从概念、算法、协议开始设计电子系统，从电路设计， 性能分析直到pcb版图生成的全过程均可在计算机上自动完成。eda代表了当今电子设计技术的最新发展方向，其基本特征

5、是设计人员以计算机为工具， 按照 自顶向下的设计方法，对整个系统进行方案设计和功能划分，由硬件描述语言完 成系统行为级设计，利用先进的开发工具自动完成逻辑编译、 化简、分割、综合、 优化、布局布线、仿真及特定目标芯片的适配编译和编程下载，这被称为数字逻辑电路的高层次设计方法。作为现代电子系统设计的主导技术，eda具有几个明显特征。(1)用软件设计的方法来设计硬件硬件系统的转换是由有关的开发软件自动完成的， 设计输入可以是原理图或 verilog hdl语言，通过软件设计方式的测试，实现对特定功能硬件电路的设计， 而硬件设计的修改工作也如同修改软件程序一样快捷方便，设计的整个过程几乎不涉及任何硬

6、件，可操作性、产品互换性强。(2)基于芯片的设计方法eda设计方法又称为基于芯片的设计方法，集成化程度更高，可实现片上 系统集成，进行更加复杂的电路芯片化设计和专用集成电路设计，使产品体积小、功耗低、可靠性高；可在系统编程或现场编程，使器件编程、重构、修改简单便 利，可实现在线升级；可进行各种仿真，开发周期短，设计成本低，设计灵活性 高。(3)自动化程度高eda技术根据设计输入文件，将电子产品从电路功能仿真、性能分析、优 化设计到结果测试的全过程在计算机上自动处理完成，自动生成目标系统，使设计人员不必学习许多深入的专业知识，也可免除许多推导运算即可获得优化的设 计成果，设计自动化程度高，减轻了

7、设计人员的工作量，开发效率高。(4)自动进行产品直面设计eda技术根据设计输入文件(hdl或电路原理图)，自动地进行逻辑编译、 化简、综合、仿真、优化、布局、布线、适配以及下载编程以生成目标系统，即 将电子产品从电路功能仿真、性能分析、优化设计到结果测试的全过程在计算机 上自动处理完成。2 verilog hdl 语言介绍verilog是由gateway设计自动化公司的工程师于1983年末创立的。当时gateway设计自动化公司还叫做自动集成设计系统（automated integrated designsystem , 1985年公司将名字改成了前者。该公司的菲尔 莫比（phil moorb

8、y） 完成了 verilog的主要设计工作。1990年，gateway设计自动化被 cadence公司1990年代初，开放 verilog 国际（open verilog international, ovi）组织（即现在 的accellera）成立，verilog面向公有领域开放。1992年，该组织寻求将 verilog 纳入电气电子工程师学会标准。最终，verilog成为了电气电子工程师学会1364-1995标准，即通常所说的 verilog-95。设计人员在使用这个版本的 verilog的过程中发现了一些可改进之处。为了解决 用户在使用此版本verilog过程中反映的问题，verilog

9、进行了修正和扩展，这部 分内容后来再次被提交给电气电子工程师学会。这个扩展后的版本后来成为了电气电子工程师学会1364-2001标准，即通常所说的 verilog-2001。verilog-2001 是对verilog-95的一个重大改进版本，它具备一些新的实用功能，例如敏感列表、 多维数组、生成语句块、命名端口连接等。目前， verilog-2001是verilog的最 主流版本，被大多数商业电子设计自动化软件包支持。2005年，verilog再次进行了更新，即电气电子工程师学会1364-2005标准。该版本只是对上一版本的细微修正。这个版本还包括了一个相对独立的新部分，即 verilog-

10、ams。这个扩展使得传统的verilog可以对集成的模拟和混合信号系统 进行建模。容易与电气电子工程师学会1364-2005标准混淆的是加强硬件验证语 言特性的systemverilog （电气电子工程师学会1800-2005标准）,它是 verilog-2005的一个超集，它是硬件描述语言、硬件验证语言（针对验证的需求， 特别加强了面向对象特性）的一个集成。2009年，ieee 1364-2005和 ieee 1800-2005两个部分合并为 ieee 1800-2009, 成为了一个新的、统一的systemverilog硬件描述验证语言（hardware description and v

11、erification language, hdvl）。3 quartusii软件简介3.1 软件介绍quartus ii是altera公司的综合性 pld/fpga开发软件，原理图、 vhdl、 veriloghdl 以及 ahdl(altera hardware 支持 description language痔多种设计 输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完 整pld设计流程。quartus ii可以在xp、linux以及unix上使用，除了可以使 用tcl脚本完成设计流程外，提供了完善的用户图形界面设计方式。具有运行速 度快、界面统一、功能集中、易学易用等

12、特点。quartus ii支持altera的ip核，包含了 lpm/megafunction宏功能模块库， 使用户可以充分利用成熟的模块，简化了设计的复杂性、加快了设计速度。对第 三方eda工具的良好支持也使用户可以在设计流程的各个阶段使用熟悉的第三 方eda工具。此外，quartus ii通过和dsp builder工具与matlab/simulink相结合，可以 方便地实现各种dsp应用系统；支持altera的片上可编程系统(sopc)开发，集 系统级设计、嵌入式软件开发、可编程逻辑设计于一体，是一种综合性的开发平 台。quartus ii提供了完全集成且与电路结构无关的开发包环境，具有数

13、字逻辑 设计的全部特性，包括：(1)可禾i用原理图、结构框图、verilog hdl、ahdl和vhdl完成电路描述， 并将其保存为设计实体文件；(2)芯片(电路)平面布局连线编辑；(3)logiclock增量设计方法，用户可建立并优化系统，然后添加对原始系统的性能影响较小或无影响的后续模块；(4)功能强大的逻辑综合工具；(5)完备的电路功能仿真与时序逻辑仿真工具；(6)定时时序分析与关键路径延时分析；(7)可使用signaltap ii逻辑分析工具进行嵌入式的逻辑分析；(8)支持软件源文件的添加和创建，并将它们链接起来生成编程文件；(9)使用组合编译方式可一次完成整体设计流程；(10)自动定

14、位编译错误；(11)高效的期间编程与验证工具；(12)可读入标准的edif网表文件、vhdl网表文件和verilog网表文件； (13)能生成第三方eda软件使用的vhdl网表文件和verilog网表文件。3.2界面介绍3.2.1代码输入界面代码输入界面如图3-1所示。图3-1代码输入界面3.2.2功能仿真界面功能仿真界面如图3-2所示。quartus-1 - se (cornfmlddon rrpcxrt - flow suvtrmry)|s1m.bhelb心 etdk jjj k里 mmlefimgl由 l“jcomp if tian rapnrt 罟fil nnlki! nw simht

15、当 llw f hpnd linw 昌 cw o unmary .色 r&w bi二总 也 知市.lje罟a.iwmb4r-*_| qwquct tirrirg aim%flowshunimaryh.ct stim q*hee 13 htit twci-mktafcr / te. lael ps 31ni * 5lhi3l3- - -ir ?lh- fc b r-x3. arraall.i irrarr ivfa pr ap mhi ih f.a-词dei： t；nf5-= ei. f.tllee nr 1144-i*pmbwi ibt tatiuc-ilifjf juwlysu gloml

16、小!:m x tei w wt.i vo fftmixdsnlkf【mln,的 rfpoc?.: niton j. nk ailt 耳f.lm4i cot iheup fkp3lhhfe1:cnwn 33 ncc. fu2lt c=ueei：le ede h=-ld. emriewnea: aareoi i： 14-elt twa2jie. zininj jlaaltxar v*i jex:rmree_l_ 口 rzugr ed thrasn-fs:qi=eu 12 hill kifl：ljiele立 ms jksaaeul e crxazip 1力 ncnleqat-l-mq, lriitf

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18、lffkh 卡nnw,母理psanuhiiofi wjvcrnl*.rnuhiion cwir歹t3陋 amh*铮 h的 rgi uliiebr.;i上na=n:n;: nf-wfon h=tnf dl icladb/wel .w32 和3|必用|，工 dl/k4lldb|wfd,w|f d: iza.,iitliwd .wif d: ixx.d-zwidtnirei.i：也 bi:m*u, clliustdsij 山ui押eo. juuihh. si3f 即%3 : a41二 ullh,ullu 匕 kj* hr hf lr i! i- lh 5 9 5 5 5 5 3 2 2 -*222

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20、ultmt-lbgscdiwi.re.i3gi :uueti通 itimbln vm-ebtheilatftmnaywldn me-liqaeqawbrrjj：a :urj=humln ww?r*5j3isili-.lgcrd3cl*vlinahetlcqaedxj=gs*l c2l j2f3al-gl jugsal jgz*lmw料srie |37|卜小 区ewm隔 & hd旧i八we.8田&曰it卜%小石| h5 0 t i?jy jjj 向嬴:nr hap. pracg f l图3-4波形仿真界面4系统总体设计4.1 设计思路电子钟的时钟信号的分、秒都是60进制的计数信号，小时则为24进

21、制的计 数信号。由此，可以设置4个模块，分别为秒模块、分模块和小时模块。另外， 由于电子时钟还要有复位和校准功能， 因此还要调时模块。而这些功能可以通过 计数器的相关功能来实现，首先开关打开后，秒模块开始计时，每当计满一个周 期后会向下一个分模块产生进位信号， 同时向秒模块发出重置信号，分模块也开 始计时。当分模块计满一个周期后，同样向小时模块产生进位信号并向本模块发 出重置信号，以此来实现24小时的计时功能。在调时模块的设计方面，可以将 其穿插至各个计时模块中。例如，可以利用控制计时模块的时钟脉冲的有无来实 现整个时钟的暂停功能；而复位功能的设计，可以用控制信号控制各个模块的重 置功能即可实

22、现。因此，本设计包括以下几个模块：动态显示模块、计时模块、报时模块、调 时模块。4.2 系统设计总体框图系统设计框图如图4-1所示。图4-1系统设计框图5各模块详细设计5.1 计时模块5.1.1 24进制计数器(1)设计原理如下。24进制计数器的设计思想是将输入进来的脉冲进行计数，每来一个上升沿 记一次数，当计到24是清零。24进制的verilog hdl 代码如下。module counter24h(h,cph,rd);output 7:0h;input cph,rd;reg 7:0h;always(negedge rd or posedge cph)beginif(!rd) h7:0=0;

23、elsebeginif(h7:4=2)&(h3:0=3)beginh7:0=0;endelsebeginif(h3:0=9)begin h3:0=0;h7:4=h7:4+1;endelse h3:0=h3:0+1;endendendendmodule(3)24进制计数器的波形分析如图5-1由仿真波形可知：hl作个位计数，hh作十位计数；当小时的高四位为 0、1时，小时的低四位为9时，在下一个时钟的上升沿来之后，高四位加一；当小时的高四位为2,同时低四位为3时，小时的高低四位都清零。实现了从 00到23的循环计数，其结论是符合时计时规律，逻辑电路设计正确 。(4)24进制计数器的原件例化如图5-

24、2所示图5-2 24进制模块5.1.2 60进制分计数器的设计(1)设计原理如下。60进制计数器的设计思想是将输入进来的脉冲进行计数，每来一个上升沿 记一次数，当计到60是清零并且进位端输出1,否则输出00输出用两个四位进制数来输出。(2)60进制分的verilog hdl代码如下。module counter60m(m,cp60m,cpm,rd);output 7:0m;output cp60m;input cpm;input rd;reg 7:0m;wire cp60m;always(negedge rd or posedge cpm) beginif(!rd)begin m7:0=0;e

25、ndelse/rd为低电平时, /分输出m清零。beginif(m7:4=5)&(m3:0=9)/到59时,begin m7:0=0;end else/分输出m清零beginif(m3:0=9)beginm3:0=0;if(m7：4=5)begin m7:4=0;end else m7:4=m7:4+1; end/分钟个位到9时，其分钟个位清零/如果分钟十位此时巧好也到5时, /其分钟十位也清零。/否则分钟十位加1else m3:0*0rda 1由cfna 102cf60ha x43 mhv xa mlv xps20.2 ns17.525 ns j_t_l_t50- 0 ns80. q ns

26、t图5-3波形仿真图60进制计数器的设计方法类似 24进制计数器，不同的地方在于，60进制的 设计思想是当计数到59时，置数清零，产生进位输出；而24进制的高低4位的清零和进位需要考虑个位计数到 9和整个计满到23。(4)60进制计数器的原件例化如图5-4所示诊 5 uuntimcoml 乡图5-4 60进制分模块/rd为低电平时, /秒输出s清零。/到59时，/秒输出s清零。/秒钟个位到9时,/其秒钟个位清零。/如果秒钟十位此时/恰好也到5时，/其秒钟十位也清零。/否则秒钟十位加1/再否则秒钟个位一直加1/秒输出s为59时,/cp60s输出进位信号。5.1.3 60进制秒计数器(1)60进制

27、秒的verilog hdl代码如下。module counter60s(s,cp60s,cps,rd);output 7:0s;output cp60s;input cps;input rd;reg 7:0s;wire cp60s;always(negedge rd or posedge cps) beginif(!rd)begin s7:0=0;endelsebeginif(s7:4=5)&(s3:0=9)begin s7:0=0;endelsebeginif(s3:0=9)begins3:0=0;if(s7:4=5)begin s7:4=0;endelse s7:4=s7:4+1;ende

28、lse s3:0=s3:0+1;endendendassign cp60s=(s6&s4&s3&s0);endmodule(2)60进制秒的波形分析如图5-54川0 啊口股蒯i m 啊口msoo泗,0贴_山加p -(2)60进制秒计数器的原件例化如图5-6所示实现了从00到59的循环计时，其结论是符合秒计时规律，逻辑电路设计正确位加一；当秒钟的图四位为 5,同时低四位为9时，秒钟的局低四位都清零1、2、3、4时，秒钟的低四位为9时，在下一个时钟的上升沿来了之后，局四由仿真波形可知：sl作个位计数，sh作十位计数；当秒钟的高四位为 0、i i v i i i i i i i i i i i i

29、i i i i i i i i b i i c ：4 ) 5 ： -x 0 , )： 图5-5波形仿真图0图5-6 60进制秒模块5.2 校时校分模块设计校时校分功能电路verilog语言描述module xiaoshi2(cpm,cph,cps,cp60m,cp60s,swm,swh);output cpm,cph;input swm,swh;input cps,cp60s,cp60m;reg cpm,cph;always(swm or swh or cps or cp60s or cp60m)begincase(swm,swh)2b01:begin cpm=cps;cph=cp60m;en

30、d2b10:begin cpm=cp60s;cph=cps;enddefault:begin cpm=cp60s;cph=cp60m;end endcaseendendmodule(2)仿真波形如图5-7:master time bar:330.0 ns0 明interval:value at330. 0 ns40. 0 ns8q. (j n京120. 0 nwikrlrwlrlrlrlnrrlrlrlrwmjlnrrjltlrl _tttt_rl_rttt_rl_rttt_rl_rttt_rl_r mnuwinuwuwuwuwuwijwnmninininnj tlninmrlrlrlrmja

31、rlrlrlrmjarlrlrlrmjarlrlrlrl ttttmmiill_rt_rl_rt_rl_图5-7波形仿真图由仿真图分析可知：当swm为0时，用秒时钟cps对分钟cpm进行校对；当swh为0时用秒时钟cps对小时cph进行校对。当swm、swh都不为0时，分钟，小时正常计数。其结论是符合校时校分规律，逻辑电路设计正确。(3)校时校分原件例化如图5-8 luiiaauunnabbiiiiitiaaiiii:fxiaoshis,.! f- cpsinst5图5-8调时模块5.3 报时模块设计正点报时功能电路verilog语言描述module baoshi(m6,m4,m3,m0,s6

32、,s4,s3,s0,dy,gy,bshi);input m6,m4,m3,m0,s6,s4,s3,s0,dy,gy;output bshi;wire bm;reg bshi;assign bm=m6&m4&m3&m0&s6&s4&s0;always(bm or s3 or dy or gy)beginif(bm&s3)bshi=gy;else if(bm)bshi=dy; else bshi=0;endendmodule(2)仿真波形如下如图5-9:5-101 3门步门门事“打其上图5-10报时模块图5-9波形仿真图由仿真波形图看出，当为59分51秒、53秒、55秒、57秒时，以低音报时, 当

33、为59分59秒时，以高音报时。验证了本模块的逻辑功能正确。(3)校时校分原件例化如图5.4 分频模块分频电路verilog语言描述 module fenpin(clk, miao_out);input clk;output reg miao_out;always (posedge clk)begin: xhdl0reg 24:0 cnt;regff;beginif (cnt 24999999) cnt = cnt + 1;elsebegincnt = 0;ff = (ff);endendmiao_out wr5idfihxitwofng?x_ljm&i/eu.hn_bffip*v*i中n9*3

34、fmrtrg邺l*flwidiouqdu.帜田w_k*y3匚但_lf.73呵匕明iaiip.r叫rw4oum.帜/lhri_bf31cun.1.facutp-i2”网ckflm“lunolahji.hm_w川山口cup.lhnkmom困jmw陋一的fed加则oufipwlnm.ison 1帆ijwh日.到附ied_mirjouchaw miltucusulsw e32产h/冲jmm尸oum.产，hd 3ucidsulftm著2.s5icutp_i.fmjwihixw中小eldub31cond尸工r*p i:5”刖11jqww用产5f duezimouwifw 匚0 1ml.和ug呷ii iqr

35、awn-vdgf3i omtwnfrwiglipa3即xb5_h瞄触即s值餐即2(*wh(def id 0sa h3z5!lk#:i5 011.1m).卜*1* /e (vruiib3_h2w 班 &/gwjxha.olg 诙&mli阳间u h3z5liifkt:lem isnlwiil3 iitalvjl05zsv|luh；iwjaciti-qm必也训j irui|blh：a3出如制hag圄2 (mull|z5wfaiilthti 工用ete42!12uzs 加tvjiw_hth：l.i：1m 32ij3 (etatsjijb2 h2加际fuw蝴2 ii*f&jiik2j1z工打加zaiji

36、talmil |eh_m工行脏硒出一期旧用“附加2(*twu!hi_hh_ur.周m 阳7iiz阳ruhj mz5!dt*t:i产0*必.可byi islwjijj ictalwjll同39却却wjwclf.-l2 ngbs_ho则_皿噌用g阳mj:阳 j：03 hlz5kdiut:lbnfi ialkrii)zilli口 yi打早加3mlwiu 仲 a”3 l2&2_w加 bd风皿7；用2 阳1wnr2 m=5vl*f 1tari.c.pjg mbhb2_h工炉陶件川即总百：1”倬相5bl2_h士打加bjl)h加3(工制m tfiefzq2 lfnjiib5 hl25tl*i2.5hsm图6-2引脚示意