EDA数字频率计

1、成绩 课 程 设 计 说 明 书课程设计名称： EDA技术课程设计 题 目： 数字频率计电路设计 学 生 姓 名： 专 业： 学 号： 指 导 教 师： 日期：2013年6月 28日摘要数字频率计利用复杂可编程逻辑器件FPGA,VHDL编程将所有功能模块集成在一块芯片上。功能模块包括时基脉冲发生器、计数器、数据锁存器和显示电路4部分。设计时先分别设计各功能模块，并调试得到正确仿真结果，然后将各个功能模块组合起来。最后作整体仿真、下载，得到实物。由于采用纯数字硬件设计制作，稳定性、可靠性远远高于使用单片机或模拟方式实现的系统，外围电路简单。该数字频率计达到预期要求，实现了可变量程测量，测量范围1

2、HZ10KHZ，精度可达0.1Hz。关键词：数字频率计 FPGA VHDL Abstract:The digital cymometer utilize CPLD (complex programmable logic device) integrate several functional modules onto one single chip by programming with VHDL. The five functional modules are timebase generator , counter, data flip-latch and display circuit.

3、 First design the functional module and get the expected simulation results, then ensemble them into one. After that the final simulation and download was done and the product can be made. Due to the use of digital hardware designing,the stability and reliability are far more higher compared to thos

4、e singlechip or anolog implemented system. The digital cymometer could achieve the expected requirement. The measurement range from 0.1Hz to 9999MHz , with the accuracy up to 0.1Hz.Keywords: Digital, symometer , FPGA , VHDL前言所谓频率，就是周期性信号在单位时间（1s）里变化的次数。本频率计设计测量频率的基本原理是，首先让被测信号与标准信号一起通过一个闸门，然后用计数器计数信

5、号脉冲的个数，把标准时间内的计数的结果，用锁存器锁存起来，最后用显示译码器，把锁存的结果用LED数码显示管显示出来。根据数字频率计的基本原理，本文设计方案的基本思想是分为五个模块来实现其功能，即整个数字频率计系统分为频率产生器模块、控制模块、计数模块、译码模块等几个单元，并且分别用VHDL对其进行编程，实现了、计数电路、锁存电路、显示电路等。技术性能指标：1）能够测量输入信号的频率；2）能直接用十进制数字显示测得的频率；3）频率测量范围：1HZ10KHZ；5）测量时间：T=1.5S；6）用CPLD/FPGA可编程逻辑器件实现； 1、EDA技术发展及介绍1.1 EDA技术的介绍EDA技术是在电子

6、CAD技术基础上发展起来的计算机软件系统，是指以计算机为工作平台，融合了应用电子技术、计算机技术、信息处理及智能化技术的最新成果，进行电子产品的自动设计。利用EDA工具，电子设计师可以从概念、算法、协议等开始设计电子系统，大量工作可以通过计算机完成，并可以将电子产品从电路设计、性能分析到设计出IC版图或PCB版图的整个过程在计算机上自动处理完成。现在对EDA的概念或范畴用得很宽。包括在机械、电子、通信、航空航天、化工、矿产、生物、医学、军事等各个领域，都有EDA的应用。目前EDA 技术已在各大公司、企事业单位和科研教学部门广泛使用。例如在飞机制造过程中，从设计、性能测试及特性分析直到飞行模拟，

7、都可能涉及到EDA技术。本文所指的EDA技术，主要针对电子电路设计、PCB设计和IC设计。EDA 设计可分为系统级、电路级和物理实现级。 1.2 EDA技术的发展EDA技术是伴随着计算机、集成电路、电子系统的设计发展起来的,至今已有30多年的历程,大致可以分为三个发展阶段：第一阶段为20世纪70年代的CAD(计算机辅助设计)阶段:这一阶段的主要特征是利用计算机辅助进行电路原理图编辑、PCB布线,使得设计师从传统高度重复繁杂的绘图劳动中解脱出来。第二阶段为20世纪80年代的CAED(计算机辅助工程设计)阶段:这一阶段的主要特征是以逻辑摸拟、定时分析、故障仿真、自动布局布线为核心重点解决电路设计的

8、功能检测等问题,使设计能在产品制作之前预知产品的功能与性能。第三阶段为20世纪90年代是EDA(电子设计自动化)阶段:这一阶段的主要特征是以高级描述语言、系统仿真和综合技术为特点,采用自上而下的设计理念,将设计前期的许多高层次设计由EDA工具来完成。1.3 EDA技术的发展趋势从目前的EDA技术来看，其发展趋势是政府重视、使用普及、应用文泛、工具多样、软件功能强大。中国EDA市场已渐趋成熟，不过大部分设计工程师面向的是PC主板和小型ASIC领域，仅有小部分（约11%）的设计人员工发复杂的片上系统器件。为了与台湾和美国的设计工程师形成更有力的竞争，中国的设计队伍有必要购入一些最新的EDA技术。在

9、信息通信领域，要优先发展高速宽带信息网、深亚微米集成电路、新型元器件、计算机及软件技术、第三代移动通信技术、信息管理、信息安全技术，积极开拓以数字技术、网络技术为基础的新一代信息产品，发展新兴产业，培育新的经济增长点。要大力推进制造业信息化，积极开展计算机辅助设计（CAD）、计算机辅助工程（CAE）、计算机辅助工艺（CAPP）、计算机机辅助制造（CAM）、产品数据管理（PDM）、制造资源计划（MRPII）及企业资源管理（ERP）等。有条件的企业可开展“网络制造”，便于合作设计、合作制造，参与国内和国际竞争。开展“数控化”工程和“数字化”工程。自动化仪表的技术发展趋势的测试技术、控制技术与计算机

10、技术、通信技术进一步融合，形成测量、控制、通信与计算机（M3C）结构。在ASIC和PLD设计方面，向超高速、高密度、低功耗、低电压方向发展。外设技术与EDA工程相结合的市场前景看好，如组合超大屏幕的相关连接，多屏幕技术也有所发展。中国自1995年以来加速开发半导体产业，先后建立了几所设计中心，推动系列设计活动以应对亚太地区其它EDA市场的竞争。在EDA软件开发方面，目前主要集中在美国。但各国也正在努力开发相应的工具。日本、韩国都有ASIC设计工具，但不对外开放 。中国华大集成电路设计中心，也提供IC设计软件，但性能不是很强。相信在不久的将来会有更多更好的设计工具有各地开花并结果。据最新统计显示

11、，中国和印度正在成为电子设计自动化领域发展最快的两个市场，年复合增长率分别达到了50%和30%。EDA技术发展迅猛，完全可以用日新月异来描述。EDA技术的应用广泛，现在已涉及到各行各业。EDA水平不断提高，设计工具趋于完美的地步。EDA市场日趋成熟，但我国的研发水平沿很有限，需迎头赶上。 2、总体方案设计2.1设计内容要求设计一个能在时钟脉冲CLK的激励下对输入信号FIN计数的数字频率计。时钟脉冲能产生计数使能信号EN、计数清零信号CLR、锁存使能信号LOAD。当EN为高电平时，启动计数；低电平时停止计数，并保持记录的脉冲数。在停止计数期间，用锁存信号的LOAD的上升沿，将计数器在前1秒钟的计

12、数值锁存，并由外部的的7段译码器译码，显示计数结果，其原理框图如下：图2-1.数字频率计原理框图2.2设计方案比较方案一：用数字电路逻辑器件实现数字频率计。被测量信号经过放大与整形电路传入十进制计数器，变成其所要求的信号，此时数字频率计与被测信号的频率相同，时基电路提供标准时间基准信号，此时利用所获得的基准信号来触发控制电路，进而得到一定宽度的闸门信号，当1s信号传入时，闸门开通，被测量的脉冲信号通过闸门，其计数器开始计数，当1s信号结束时闸门关闭，停止计数。根据公式得被测信号的频率f=NHz。 图2-2.数字频率计系统原理方框图方案二：基于现场可编程逻辑门阵列FPGA，通过EDA技术。频率测

13、量的基本原理是计算每秒钟内待测信号的脉冲个数。这就要求测频控制信号发生器testpl的计数使能信号tsten能产生一个1秒脉宽的周期信号，并对频率计的每一计数器cnt10的使能端en进行同步控制。当tsten为高电平1时，允许计数；为低电平0时停止计数，并保持其计数结果。在停止计数期间，首先需要一个锁存信号load的上跳沿将计数器在前1 秒种的计数值锁存进16位锁存器reg16b中。锁存信号之后，必须有一个清零信号clr_cnt对计数器进行清零，为下1 秒的计数操作做准备。，然后由外部数码管控制器ledcom控制的7段译码器ymq译出，并稳定显示。图2-3.数字频率计系统原理框图 2.3方案论

14、证方案一采用数字逻辑电路制作，用IC拼凑焊接实现。其特点是直接用现成的IC组合而成，简单方便，但由于使用的器件较多，连线复杂，体积大，功耗大，焊点和线路较多将使成品稳定度与精确度大打折扣。方案二采用可编程逻辑器件（CPLD）制作，利用EDA软件编程，下载烧制实现。将所有器件集成在一块芯片上，体积大大减小的同时还提高了稳定性，并且可应用EDA软件仿真，调试，每个设计人员可以充分利用软件代码，提高开发效率，缩短研发周期，降低研发成本。易于进行功能扩展，可以利用频率计的核心技术，改造成其它产品。实现方法灵活，调试方便，修改容易。2.4方案选择现今人们对低故障、高实时、高可靠、高稳定的性能更加青睐，结

15、合本设计的要求及综合以上比较的情况，我们选择了基于现场可编程逻辑门阵列FPGA，通过EDA技术方案。3、单元模块设计本设计由现场可编程门矩阵（FPGA）作为控制芯片，通过VreilogHDL硬件描述语言设计，运用自顶而下的设计思想，按功能逐层分割实现层次化的设计。总体设计方案为由测频控制信号发生器testpl的计数使能信号tsten能产生一个1秒脉宽的周期信号，并对频率计的每一计数器cnt10的使能端en进行同步控制。当tsten为高电平1时，允许计数；为低电平0时停止计数，并保持其计数结果。在停止计数期间，首先需要一个锁存信号load的上跳沿将计数器在前1 秒种的计数值锁存进16位锁存器re

16、g16b中。锁存信号之后，必须有一个清零信号clr_cnt对计数器进行清零，为下1 秒的计数操作做准备。，然后由外部数码管控制器ledcom控制的7段译码器ymq译出，并稳定显示。3.1频率产生器lpm_counter0用一50MHz的时钟输入端clk，经过分频处理后从输出端q26.0输出27种频率信号，从中选出三个不同频率的信号：q25为1Hz输入testpl的clk端，q13为测试信号输入低位计数器的cnt10的clk端，q17为数码管显示选择的扫描信号输入数码管控制器的clk端。3.1.1程序源代码library ieee;use ieee.std_logic_1164.all;libr

17、ary lpm;use lpm.lpm_components.all;entity lpm_counter0 is port(clock: in std_logic ; q: out std_logic_vector (26 downto 0);end lpm_counter0;architecture syn of lpm_counter0 issignal sub_wire0: std_logic_vector (26 downto 0);component lpm_countergeneric (lpm_direction: string;lpm_port_updown: string;

18、lpm_type: string;lpm_width: natural);port(clock: in std_logic ; q: out std_logic_vector (26 downto 0);end component;beginq up,lpm_port_updown = port_unused,lpm_type = lpm_counter,lpm_width = 27)port map (clock = clock,q = sub_wire0);end syn;3.1.2时序仿真图3.1.3模块化电路3.2测频控制信号发生器testpl输入端clk收到1Hz信号后，其输出端te

19、sten控制各个cnt10的使能，clr_cnt控制各个cnt10的清零，load控制锁存器内数据的输出。3.2.1程序源代码library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity testpl is port(clk:in std_logic;-1Hz信号 tsten:out std_logic;-计数器使能信号 clr_cnt:out std_logic;-计数器清零信号 load:out std_logic);-锁存器输出控制信号end testpl;architecture art

20、of testpl is signal div2clk:std_logic;begin process(clk) begin if clkevent and clk=1then div2clk=not div2clk; -div2clk为2Hz end if ; end process; process (clk ,div2clk) begin if( clk=0and div2clk=0)then clr_cnt=1; -当div2clk与clk同时为零时计数器清零 else clr_cnt=0; -当div2clk处于的高电平时计数器计数 end if; end process; load

21、=not div2clk; -锁存器输出与计数器使能信号反相 tsten=div2clk; end art;3.2.2 时序仿真图3.2.3 模块化电路3.3十进制计数器cnt10有一时钟使能输入端en，用于锁定计数值。当高电平1时计数允许计数，低电平0时禁止计数。多位十进制计数器时，最低位的计数器的clk端输入被测信号，各计数器的进位输出端c10将信号输到下一位十进制计数器cnt10的输入端clk，最高位十进制计数器cnt10的进位输出端c10不处理。3.3.1程序源代码library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_u

22、nsigned.all;entity cnt10 is port(clk,clr,en: in std_logic; -clk:计数器时钟，clr:清零信号,en:计数使能信号 q: out std_logic_vector(3 downto 0);-q:4位计数结果输出 c10: out std_logic);-计数进位end cnt10;architecture art of cnt10 issignal cqi: std_logic_vector(3 downto 0);begin process (clk,clr) begin if clr=1 then cqi=0000; -当输入的

23、clr_cnt为低电平0时清零 elsif clkevent and clk=1 then if en=1 then -当输入的tesen为高电平1时允许计数 if (cqi9) then cqi=cqi+1; else cqi=0000; -等于9则计数器清零 end if; -当输入的tesen为低电平0时禁止计数，锁定计数值 end if; end if;end process;-产生进位process(cqi) begin if cqi=1001 then c10=1; -当加的9时产生进位输出 else c10=0; end if;end process;q=cqi;end art;

24、3.3.2时序仿真图3.3.3模块化电路3.4 16位锁存器reg16b将已有16 位bcd码存在于此模块的输入口din15.0，在信号load的上升沿后即被锁存到寄存器reg16b的内部，并由reg16b的输出端dout15.0输出，设置锁存器的好处是，数码管上显示的数据稳定，不会由于周期性的清零信号而不断闪烁。3.4.1 程序源代码library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity reg16b is port (load: in std_logic;-输出锁存控制信号 din: i

25、n std_logic_vector(15 downto 0); dout: out std_logic_vector(15 downto 0);end reg16b;architecture art of reg16b isbegin process(load,din) begin if loadevent and load=1then -load为高电平时teten为低电平，计数器禁止 dout=3 thencomclk =00;else comclk com com com comNULL; end case; end process;-对应数码管的输出 process(comclk,d

26、atain)begin case comclk is when 11= dataout dataout dataout dataoutNULL; end case; end process;end art;3.5.2时序仿真图 3.5.2模块化电路 3.6七段数码管的译码器ymq 输入端d_in3.0将接收BCD码信号,译码后输出端d_out7.0输出8为7段数码管信号，其中输出的第8位均为高电平1可以使四个数码管的小数点不显示。经译码器的处理输出后数码管显示相应的数值。3.6.1程序源代码 library IEEE;use IEEE.std_logic_1164.all;entity ymq

27、 is port(d_in: in std_logic_vector(3 downto 0); -数码管控制器输入四位信号d_out: out std_logic_vector(7 downto 0); -输出8位信号 end ymq; -第8位d_out7为逗号architecture art of ymq isbegin process(d_in) begin case d_in is -第8位为1高电平逗号不显示 when 0000 = d_out d_out d_out d_out d_out d_out d_out d_out d_out d_outNULL; end case; e

28、nd process;end art;3.6.2时序仿真图3.6.3模块化电路4、特殊器件的介绍4.1 CPLD器件介绍CPLD是Complex Programmable Logic Device的缩写，它是有最早的PLD器件发展形成的高密度可编程逻辑器件，它具有编程灵活、集成度高、设计开发周期短、适用范围宽、开发工具先进、设计制造成本低、对设计者的硬件经验要求低、标准产品无需测试、保密性强、价格大众化等特点。 CPLD是一种用户根据各自需要而自行构造逻辑功能的数字集成电路。其基本设计方法是借助集成开发软件平台，用原理图、硬件描述语言等方法，生成相应的目标文件，通过下载电缆（“在系统”编程）将

29、代码传送到目标芯片中，实现设计的数字系统。许多公司都开发出了CPLD可编程逻辑器件。比较典型的就是Altera、Lattice、Xilinx世界三大权威公司的产品。如 Altera公司的MAXII器件，就是其极具代表性的一类CPLD器件，是有史以来功耗最低、成本最低的CPLD。MAX II CPLD基于突破性的体系结构，在所有CPLD系列中，其单位I/O引脚的功耗和成本都是最低的。 Altera公司的MAX7000A系列器件是高密度、高性能的EPLD，它是基于第二代MAX结构，采用CMOS EPROM工艺制造的。该系列的器件具有一定得典型性，其他结构都与此结构非常的类似。它包括逻辑阵列块、宏单

30、元、扩展乘积项、可编程连线阵列和IO控制部分。由于大多数CPLD是基于乘积项的“与或”结构，故适合设计组合逻辑电路。4.2 FPGA器件介绍FPGA(FieldProgrammable Gate Array)可以达到比PLD更高的集成度，它是在PAL、GAL、EPLD等可编程器件的基础上进一步发展起来的，具有更复杂的布线结构和逻辑实现。PLD器件和FPGA的主要区别在于PLD是通过修改具有固定内连电路得逻辑功能来进行编程，而FPGA是通过修改一根或多根分割宏单元的基本功能块的内连线的布线来进行编程。它一般由可嵌入式阵列块（EAB）、逻辑阵列块（LAB）、快速互联通道(Fast Track)、I

31、O单元（IOE）组成。Altera Cyclone II 采用全铜层、低K值、1.2伏SRAM工艺设计，裸片尺寸被尽可能最小的优化。采用300毫米晶圆，以TSMC成功的90nm工艺技术为基础，Cyclone II 器件提供了4,608到68,416个逻辑单元（LE），并具有一整套最佳的功能，包括嵌入式18比特x18比特乘法器、专用外部存储器接口电路、4kbit嵌入式存储器块、锁相环（PLL）和高速差分I/O能力。Cyclone II 器件扩展了FPGA在成本敏感性、大批量应用领域的影响力，延续了第一代Cyclone器件系列的成功。由于FPGA是基于查找表（LUT）结构的器件，且每个LAB由10

32、个LE组成，一个LE由LUT和寄存器组成，适合于时序逻辑电路的设计。4.3 EP1K30TC144器件介绍ACEX1K器件是Altera公司在2000推出的2.5V低价格SRAM工艺FPGA结构与10KE类似，带嵌入式存储块（EAB）,部分型号带PLL，主要有1K10、1K30、1K50、1K100等型号。EP1K30TC144器件中，EP1K表示器件类型，30表示器件内有30K个逻辑门，T代表封装类型，C表示用途为商用，144表示管脚数为144。其引脚图如图4-3所示 图4-3 EP1K30TC5、最小系统原理图5-1电路原理图本设计的电路实现是基于FPGA最小系统原理图，再配以所需的外设。最小系统设计包含了时钟产生电路模块、程序下载配置电路模块、电源电路模块，通过连线将各个模块进行连接成最小系统。由于本设计电路比较简单，外设比较少，模拟实现信号输入，四个7段数码管模拟实现频率显示。我们对外设也作了扩展准备，将FPGA芯片的IO引脚进行了插针引出，以方便后续电路的扩展。将外设与最小系统进行合理正确连接，即可实现本设计的电路原理要求。6、系统仿真及调试6.1仿真将各个模块连接后实现的数字频率计原理图电路如下：通过QuartusII软件进行