EDA课程设计实验电子秒表

1、目录1. 【摘要】62. 【实验目的】63. 【实验原理】6秒表功能6秒表设计结构7秒表设计思路7系统组成框图74. 【实验步骤与内容】8六进制计数黠8十进制计数器8蜂鸣器控制电路9Pins/引,脚绑定10顶层文件设计105. 【实验箱操作效果】 116. 【实验心得和体会】 137. 【参考文献】14附录14课程设计实验题目：电子秒表的设计1. 【摘要】电子秒表是生活中大家都很熟悉的事物，在EDA设计中也是一个不错的选题。 设计首先需要考虑秒表的整体构成，主要由分频器与计数器组成。通过计数器进 位端相联系。设计好顶层原理图后，需要用VHDL语言对各个模块进行行为描述, 完成对各模块的设计。这

2、应该属于自定向下，模块化的设计方法。2. 【实验目的】完成具有多计数功能的秒表，并可将结果逐一显示在7段数码管上，具体要求如下：（1）输入时钟 lOkhz,采用 Altera EP1T3C144C8 FPGA；（2）异步、同步复位，计时精度1ms,最大计时240秒；（3）至少对6个目标计时，并可显示于7段数码管，秒表的显示范围是00:00:00-59:59:99；（4）可清零与复位；3. 【实验原理】秒表功能秒表的显示范围是00:00:00-59:59:99,显示精度为Ims,可控的启动功能（通过计数器的cin端口来控制计数器的启动，也即控制数字秒表的启动）及数 字秒表清零功能（通过控制计数器

3、清零端来实现，当清零端为高电平时，计数器 清零，也即数字秒表清零，否则秒表正常计数），清零时蜂鸣器报警。秒表设计结构秒表的物理结构比较简单，它主要由十进制计数器、六进制计数器、数据选择 器、显示译码器蜂鸣器等组成。此外，秒表还需有一个启动信号、清零信号及报 时信号，以便实现对秒表的控制和有效应用（启动和清零信号及报时信号由使用 者给出，设计时主要任务是将此外界信号的功能准确的通过数字秒表体现出来， 也即，当使用者给出启动信号时数字秒表能够正常启动，上面已经给出，启动和 清零的功能是通过将此信号送给计数器来实现的）。秒表设计思路十进制计数器elk端接石英晶体振荡器，选择振荡频率为lOOOHZo则

4、振荡一 秒钟之后，十进制计数器进位输出端输出100个高电平信号，每个高电平信号表 示丄s,也即10mso然后将10ms的信号接到下一个十进制计数器的elk端，则10010个此信号之后，输出一个高电平信号，也即每个高电平信号表示10xl0=100mso 依此类推，通过选择不同的计数器，在进位输出端可分别得到10ms、100ms. Is、 10s等进位信号。与此同时，为了使计数器记录的数字在七段显示器上显示出来, 计数器除了有进位输出端之外还应该有BCD码输出端，以便连接显示译码器。由 于数字秒表有6块七段显示器，那么理应要有6块与之对应的显示译码器。但是 在工程中，为了节约成本一般只用一块显示译

5、码器，此译码器由控制器控制输入 （输入信号为各个译码器的BCD码输出端），间接控制输出。也就是说数字秒表 各个显示器不是一直在显示着，而是各个显示器交替显示，只是由于控制器扫描 频率足够大，人眼分辨不出这种交替显示，误以为是一直显示着。系统组成框图系统组成框图如图所示。4【实验步骤与内容】六进制计数器将VHDL文本文件在Quartus上编译仿真（为了仿真，需要将此VHDL文件设置 为工程文件），仿真结果如下图所示。然后新建block symbol f订e,接着选择菜 单 f i 1 e create/update create symbol files for cur re nt file 将

6、 VHDL 文件转换成symbol文件，以便在顶层文件设计中调用。转换成功后要保存并命 名（命名与VHDL文件命名规则相同，要与实体名保持一致）。六进制计数器symbol 文件如下图所示，elk为时钟信号、clr为清零端（clr为高电平时计数器清零）、 start为使能信号（start为1时计数器正常计数，否则计数器不工作）、 daout3. .0BCD码输出端口、cout为进位输出端口。六进制计数器VHDL语言描 述详见附件。CNT6cincou 叫 3.0一，rstcoutelkinst4cnt6波形仿真示意图如下HsoVai；J ps4O-9-8O-9-120-. -160-. -叫11

7、.5 i11.ns妙0cinS 0r-zlelkS 0nTmrLrLrLrLrm rLruLrLrLrLrm rLruT律23 countS XcXcou tS X08rstS 11nMaster Time Bar:11 54 | Pointer:221 G nsInterval:3101 ns十进制计数器将VHDL文本文件在Quartus上编译仿真，仿真结果如图所示。然后按照上 述步骤将VHDL文件转换成symbol文件并保存。十进制计数器symbol文件如下 图所示，端口功能描述参照六进制计数器。十进制计数器VHDL语言描述详见附 件。cntlO波形仿真示意图如下彳 T PointerIr

8、terval:Master Time Bar:257.2 ns257 2 ns蜂鸣器控制电路将此VHDL文本文件在Quartus上编译仿真，仿真结果如图（表示若接通elk, 则当I为高电平且elk为上升沿时q输出高电平，也即蜂鸣器响一声，随后当下 一个elk上升沿到来，由于此时I为零，q输出低电平，也即蜂鸣器在计数达到 一小时时报时一声）和下图（表示若接通elk端，则每一次I输入高电平，也即 每当计数器计到一小时那一刻q都对应一个高电平，即每当计数达到一小时，都 会报时）所示。然后按照上述步骤将VHDL文件转换成symbol文件并保存。蜂鸣 器控制电路symbol文件如图所示。蜂鸣器控制电路V

9、HDL语言描述详见附件。蜂鸣器仿真波形图如下rNameValue at14.88 nsH ps20.小40.0 ns60.0 ns80.0 nr14.815 nsJA。elkA 0MniiMnjmmmmmnnwmRnRmnnnnnoplIA 1mrb2qA 0-TLTLTLTn_n_n_n_n_n_n_n_n_n_n_n_n_n_n_njLrn/ ； rrrpPins/引脚绑定 T mef.bdP| 辔 Pin PlannorNbcd |107TJ3M1S16171319M2122 wutf523 0 c硕孑Wcojtf31GrctXNawd:73Ncde Mam-couk23.0Out pt

10、-=Tx/nod?今 E4 XjJNode Hanv?OrectionLgrionrinInP1IJ 】dk(nnrPISd炫nnrPIN 92C0J(Z3OjtputPH心g2OutputPJN-83COjfZlOjtDd沁茗Cijt(20OutputPDJt2COIJ()00tf81wut7)Ojtf6)f wviiriigBankVref GroupIH NOP3JUB?J183J42B3Jj?B3晅B;Ec hl伽:| Pm: HI【QStandyd3.3：U LVTR3Q叫 IVTTL 3d)3.3：V LVITI (娅j 3.3-V LVTTL (坯H)3.3-V IVm (甘31

11、 訂3.3- V LVTTl (defdjl)3.3- v Lvm. (detajtj3.3- VLVm gajRedtp :Cutpul Output QjtpiiPP75Flk ?-P】心Mk /B3 N233U LVnUdeGHjgjjjgbTnF33VLVm UM)3 3U wm (drfcHQtpii : f T fXtDut九:P1W7L piijjo PIN.旳PJN.66FD51PDnewTblock diagram/schematic file,然后将其设置为新的工程， 并将所有的子程序添加到此工程中，然后保存并命名为Timero 建立工程后，在新打开的原理图编辑窗口双击鼠标

12、，添加各个子模块，然后将子模块按照中的设计思路连接起来，得到数字秒表原理图文件，如下图所示。5. 【实验箱操作效果】把文件下载到GW48/S0PC实验箱 Tiwbdf*辔 Pin| Tntef cdf启 Haul怕MHaid冋8Med?. pTAG_Ftgi 购：(%厂 Enetfe ie4i-!nie I5P toabw bacFcjndpragiemning(for ME II “view)_1FiteDevi*VerilyB3. ChedsExamha j 5 窝|ISP CV-tHPO204E19J FFFFFFFFTmw.solP 加哉_ | 凶心ddOevig. | IEP1C3T

13、114选择usb-blaster (0),点击start,开始下载，等待Progress到达100%；选择模式5i? 7-7Xi亠4键 1 为 Start / Stop键2为Res/复位elk与clk2时钟频率选择elk选择为，clk2选择1024hzlSMHs5QMO96Hx )U24Hz最终实验效果如下图日怕旧:日8a旧旧、厂 wwrwwnr wlj，1 wwh 0 八u E|j3 卄6. 【实验心得和体会】通过这次设计，首先把课堂上学习的硬件描述语言应用到了实际，巩固了已 经学到的东西，并对它有了更深层次的理解。理论应用到实际总是能让人学到很 多。其次，实际操作让我了解一个电子系统的实际

14、开发过程，这就是学到了实际 操作方面的东西。还有，这个设计过程让我体会到了模块化设计法的优势。最后, 在设计中遇到的各种问题让我产生很多思考，体会到依靠思考解决实际问题的乐 趣。最后想说的是，这虽然是一个很简单的系统，但是在设计过程中也称得上困 难重重，历经困惑。一个看上去挺简单的东西，要实现它却是另一回事，会有很 多想不到的困难。那么看上去就很难的东西，实现起来就更难于上青天了。但是 人们却能把这样的东西做出来，比如计算机系统。这就是人类智慧和现代科技的 伟力。7. 【参考文献】1 王金明数字系统设计与Ver订ogHDL电子工业出版社2 马建国FPGA现代数字系统设计清华大学出版社3 王城A

15、lteraFPGA/CPLD设计(基础篇)人民邮电出版社4 李洪伟 基于QuartusII的FPGA/CPLD设计电子工业出版社5 杜慧敏基于Verilog的FPGA设计基础西安电子科技大学出版附录各个模块的VHDL文件LIBRARY IEEE；USE CLKGEN ISPORT (CLK ：IN STD_LOGIC；NEWCLK : OUT STD_LOGIC)；END ENTITY CLKGEN；ARCHITECTURE ART OF CLKGEN ISSIGNAL CNTER： INTEGER RANGE 0 TO 10#119999#；BEGINPROCESS(CLK) IS%BEGI

16、NIF CLK EVENT AND CLK二TTHENIF CNTER=10#119999#THEN CNTER0；ELSE CNTER0)；ELSIF CLKFEVENT AND CLK二T THENIF EN = T THENIF CQI 9 THEN CQI ：= CQI + 1； COUT 0)； COUT = 1；END IF；CQ 0)；ELSIF CLKrEVENT AND CLK二T THENIF EN = i THENIF CQI 5 THEN CQI ：= CQI + 1； COUT 0)； COUT = T；END IF；CQ = CQI；END PROCESS；END behav；Library ieee；UseUseEntity aa isPort (elk：in std_logic；beep：out std_logic):end