课程设计 基于ADF4193芯片简介及应用电路设计

1、课题名称： adf4193芯片简介及应用电路设计专业： 电气 电子信息工程班级： 学号： 姓名： 指导老师： 目 录技术要求3定时特征6绝对最大额定值6引脚配置与函数描述8典型性能品质特性曲线 10概述 12 基准输入部分 12 射频输入级 13寄存器图 17fracint寄存器(r0) 18modr寄存器(r1)19相位寄存器(r2) 21函数寄存器(r3) 21充电泵寄存器(r4) 22下电寄存器(r5) 23 多路寄存器(r6) 24设计 24 工作例子 25 分支机构 25 上电初始化 26 改变锁相环的频率和相位检查表 27应用 28 gsm本机振荡器 28 连接电路 30 对集成电

2、路芯片比例封装组件pcb设计方针 31外部尺寸 32 命令指令 32摘要: adf4193频率合成器可用于实现本机振荡在上变频和下变频部分的无线电接收机和发射机。对基站而言,它的设计目的是为满足gsm/edge的松簧时间。它由一低噪声、数字相频检波器（pfd）和一精密充电泵组成。对外部压控振荡器（vco）来说，还有一差分放大器转换为差动充电泵输出单一终端电压。对n分频器而言，-装置的部分插入器允许可编程模数部分的n分频。另外，位基准（r）计数器和芯片内倍频器允许基准信号（refin）频率在pfd的输入。如果合成器被用于外部环路滤波器和一压控振荡器,可用一完全相位锁定环路（pll）。交换结构确保

3、了锁相环调整内部时间间隙在保护期间，消除了对一次锁相环和隔离开关的需要。这种设计降低了成本、复杂性、保护电路和特性在开关式gsm pll结构中。abstract：the adf4193 frequency synthesizer can be used to implement local oscillators in the up conversion and down conversion sections of wireless receivers and transmitters. its architecture is specifically designed to meet th

4、e gsm/edge lock time requirements for base stations. it consists of a low noise, digital phase frequency detector (pfd), and a precision differential charge pump. there is also a differential amplifier to convert the differential charge pump output to a single ended voltage for the external voltage

5、controlled oscillator (vco). the - based fractional interpolator, working with the n divider, allow programmable modulus fractional-n division. additionally, the 4-bit reference (r) counter and on-chip frequency douber allows selectable reference signal (refin) frequencies at the pfd input. a comple

6、te phase-locked loop (pll) can be implemented if the synthesizer is used with an external loop filter and a vco. the switching architecture ensures that the pll settles inside the gsm time slot guard period, removing the need for a second pll and associated isolation switches. this decreases cost, c

7、omplexity, pcb area, shielding, and characterization on previous ping-pong gsm pll architectures .关键词:寄存器、程序设计、应用、结构key words:register、programming、applications、structure低相位噪声、快速调整锁相环频率合成器adf4193特点:新颖的、快速调整、部分-n锁相环结构单片的锁相环代替了开关式合成器0.5级的相位误差在2ghz的射频输出时数字可编程输出相位 射频输入范围可达3.5ghz线串行接口 芯片内置低噪声差动放大器相位噪声灵敏度:

8、 -216dbc/hz环路滤波器设计可使用adi simpll应用:gsm/edge基站phs基站 仪器仪表和检测设备功能方块图如下: 图1技术要求：avdd = dvdd = sdvdd = 3 v 10%, vp1, vp2 = 5 v 10%,vp3 = 5.35 v 5%, agnd = dgnd = gnd = 0 v, rset = 2.4 k, dbm referred to 50 , ta = tmin to tmax 除非另作说明工作温度范围(b 方案) -40c到 +85c.表1. 参数b方案单位测试条件注释rf特性rf输入功率频率（rfin）0.4/3.5 ghz min

9、/max 参见图21关于输入电路 rf输入灵敏度10/0 dbm min/max 最大容许的预定标器输出频率1470 mhz max refin特性refin输入频率300 mhz max for f 120 mhz, set ref/2 bit = 1. refin边缘转换速率350 v/s min refin输入灵敏度0.7/vdd 0 to vddv p-p min/max v max ac-coupled. cmos-compatible. refin输入电容10 pf max refin输入电流100 a max 鉴相器鉴相器频率26 mhz max 充电泵. icp 上下高态值6.

10、6 ma typ with rset = 2.4 k. 低态值104 a typ with rset = 2.4 k. 绝对精度5 % typ rset 范围1/4 k min/max nominally rset = 2.4 k. icp三态的渗漏1 na typ 上/下icp 匹配0.1 % typ 0.75 v vcp vp 1.5 v. icp 比vcp1 % typ 0.75 v vcp vp 1.5 v. icp 比温度1 % typ 0.75 v vcp vp 1.5 v. 差动放大器输入电流1 na typ 输出电压范围1.5/(vp3 0.5) v min/max vco调谐

11、范围1.8/(vp3 0.8) v min/max 输出噪声7 nv/hz typ 20 khz offset. 逻辑输入电路vih,输入高态1.4 v min viil输入低态0.7 v max iinh, iinl，输入电流1 a max cin，输入电容10 pf max 逻辑输出voh,输出为高态时的电压vdd 0.4 v min ioh = 500 a. vol输出为低态时的电压0.4 v max iol = 500 a. 电源供给avdd2.7/3.3 v min/v max dvddavdd vp1, vp2 4.5/5.5 v min/v max avdd vp1 ,vp2 5

12、.5 v. vp3 5.0/5.65 v min/v max vp1, vp2 vp3 5.65 v. idd (avdd + dvdd + sdvdd) 27 ma max 22 ma typ. idd (vp1 + vp2) 27 ma max 22 ma typ. idd (vp3) 30 ma max 24 ma typ. idd下电10 a typ sw1, sw2, and sw3 ron (sw1 and sw2) 65 typ ron sw3 90 typ 噪声特性900 mhz output2108 dbc/hz typ 5 khz offset and 26 mhz pfd

13、 frequency. 1800 mhz output3102 dbc/hz typ 5 khz offset and 13 mhz pfd frequency. phase noise floor4145 dbc/hz typ 13 mhz pfd frequency. phase noise figure of merit5216 dbc/hz typ vco output with dither off. 1预定标置的大小应保证射频输入下降至某一频率也就是小于这个频率的值。2 frefin = 26 mhz; fstep = 200 khz; frf = 900 mhz; loop bw

14、 = 40 khz. 3 frefin = 13 mhz; fstep = 200 khz; frf = 1850 mhz; loop bw = 60 khz.相位噪声是符合eval-adf4193eb1鉴定管理和agilent e5500相位噪声体系。由测量khz用60 khz环路带宽来计算相位噪声，增加差分放大器噪声成分,如果环路带宽减少。定时特征avdd = dvdd = 3 v 10%, vp1, vp2 = 5 v 10%,vp3 = 5.35 v 5%, agnd = dgnd = gnd = 0 v, rset = 2.4 k, dbm referred to 50 , ta =

15、 tmin to tmax .除非另作说明工作温度(b方案)40c到+85c. 表 2. parameter limit (b version) unit test conditions/comments t110 ns min le setup time t210 ns min data to clock setup time t310 ns min data to clock hold time t415 ns min clock high duration t515 ns min clock low duration t610 ns min clock to le setup time

16、t715 ns min le pulse width 图2 时序图绝对最大额定值ta = 25c 除非另作说明表3.parameter rating avdd to gnd 0.3 v to +3.6 v avdd to dvdd, sdvdd0.3 v to +0.3 v vp to gnd 0.3 v to +5.8 v vp to avdd0.3 v to +5.8 v digital i/o voltage to gnd 0.3 v to vdd + 0.3 v analog i/o voltage to gnd 0.3 v to vp + 0.3 v refin, rfin+, rf

17、in to gnd 0.3 v to vdd + 0.3 v 工业的工作温度范围（b方案）40c to +85c 存放温度范围65c to +125c 最高介温150c lfcsp ja热阻抗（paddle - soldered） 27.3c/w 回流焊接最高温度260c 最高温度周期40 sec 以上列表强调低于绝对最大额定值可能导致设备的永久性损伤。这是强调收发系统的唯一性和设备的函数运算在这种或任何其他的情况都列在上述表格上，操作的技术要求没有包含在里面。对绝对最大额定值持续时间的适应可影响装置的可靠性。这个设备是一高性能射频集成电路用esd 20千赫、则1f噪音是可以忽略的对锁相环输出

18、阶段噪音的影响。外部环路带宽由差动放大器的噪音fm调整那压控振荡器。无源滤波器网络继差动放大器之后、应用电路如图36所示、抑制低于压控振荡器噪音的噪声成分从偏移量的400千赫并向上。这个网络是可以忽略的当在击发间隙也就是旁路的当 sw3闭合回路是锁定的. 图26.差动放大器方框图muxout和锁定探测adf4193的输出复用器允许用户在集成电路芯片上对交流电进行多样的定心孔。muxout的状态是由m4- m1多路传输系统寄存器控制的。图35显示完全的真值表.图27显示 muxout 部分如图示。锁定探测muxout可以被编程来提供一数字锁定探测信号.数字锁定探测是高态有效。它的输出端高态如果存

19、在40连续的pfd周期数用阳极输入误差小于15 ns。它处于高态直到一新的沟道出现或直到pfd输入端误差超过30 ns供应作为其中之一或更多周期数。 图27.muxout 多频电路输入端移位寄存器adf4193串行接口部分包括一24位输入端移位寄存器。信息是记录msb状态在接通clk上升沿时。移位寄存器的数据是锁定的在八之一的控制寄存器、r0到r7、接通上升沿的允许锁存（le）。目的寄存器由三控制位的状态决定（c3, c2和c1）在移位寄存器中。三lsbs是db2、db1和db0、如图所示定时图。对它们的真值表如表示。图28显示寄存器工作的摘要信息。表5.c3,c2,c1真值表寄存器图frac

20、/int寄存器(r0)mcd/r寄存器(r1)相位寄存器(r2)函数寄存器(r3)充电泵寄存器(r4)下电寄存器(r5)多路寄存器(r6)测试方式寄存器（r7） 图28frac/int寄存器(r0) 图29r0、intfrac寄存器、被用来合成器输出端频率. 在后面的pfd循环、随着给r0写入、分频器部分进行整形用int和frac的初值大小、锁相环自动地进入快速锁定方式；充电泵电流是增加到它的最大值并且保持这个大小直到icp断开时间结束，并且开关sw1、sw2和sw3闭合直到sw1和sw3断开时间结束.一旦全部寄存器已经计划在某期间（见表）、所有这些要求其后编制程序是写入r0。然而、如设计部分

21、所描写、程序寄存器装置r1和r2在接通基本信道时是需要的。这个设置是双缓冲器由r0写入。这就是指当信息是负荷通过串行接口分别接通各自r1和r2写循环数、则合成器不是整形对他们的信息直到写入接下来的寄存器r0。控制位三个lsbs，c3、c2和c1应各自设置为0, 0, 0, int / frac寄存器应选择r0。储备位db23是必须预置为0。8位int大小这个八位设置int的大小、决定了反馈区域整数部分因素.全部整数大小从23到255是允许的.可参考工作例子部分。12位frac大小12位frac设置了分数的分子也就是输入到-调制器。随着int一起、规定了新的频段以致该合成器接通、如工作例子一节所

22、示。frac大小从0到mod - 1覆盖了一频带等于pfd基准频率的信道.modr寄存器（r1） 图30这个寄存器用来设置pfd基准频率和频道步长、它由pfd频率除以分数的基本单位决定。记录那个mod、r计算器、ref、cp校正和倍频器启动位是双缓冲器。它们不起作用直到接下来的r0（frac / int寄存器）完成之前。控制位mod/ r寄存器( r1)设置c3, c2和c1为0,0, 1.cp校正当这一位被设置为1时、充电泵电流从它的额定值向上25%在写给接下来的r0时. 当这位被设置为0时、充电泵电流保持在它的额定值在写入r0时。可参考设计部分以获取更多的信息关于这个使用特征.ref设置这

23、一位为1嵌入一除以计数触发器在r计数器和pfd间,它扩展了refin 输入速率极限。预备位预备位db21必须设置为0。倍频器操作设置这一位为1嵌入一倍频器在refin 和4位r计数器之间.设置这一位为0当旁路倍频器时。位射频r计数器位射频r计数器允许refin 频率被分开下至产生pfd的基准时钟。全部整数大小从1到15是允许的.看工作例子一节.12位插入器模量对一给定的pfd基准频率、分数的模量设置信道等级分辩率在射频输出时。全部整数大小从13到4095是允许的。工作例子和选择mod值的准则可参考设计一节.相位寄存器（r2） 图3112位相位相位字设置-调制器的值. 它可编程0到mod的任何整

24、数值. 当相位字是清除的从0到mod, vco的相位输出在360/ mod等级扫描360范围内.记录相位位是双缓冲器。它们不起作用直到接下来写给r0的le时( frac / int寄存器)。因此如果要改变压控振荡器的输出频率相位,必须重写int和frac大小到r0、接着写入r2。部分的n锁相环输出能够设置mod的任何一可能的相位偏移对基准而言、在那里报mod是分数的模量。如果希望保持输出一样相位偏移对于基准而言、每次输出的频率是计划的、那么在写给r0的间隔必须是mod参考周期的整数倍数。如果希望保持adf4193的两输出相位相干而不必要与公共基准、则就要求保证写给r0的两集成电路块是实行一样的

25、参考周期. 在写入r0的间隔这种情况不需要mod周期数的整数倍数。预置位预置位db15应设置为0。函数寄存器（r3） 图32r3函数寄存器（控制位0、1、1）只须在初始化序列时设置（表）。cpo地当cpo地是低电平、充电泵输出是内部接地。这是环路滤波器电容器从初始化序列到放电。对于正常操作这位应置于高电平。pfd极性这一位将应设置为1对阳极性，设置为0对负极性。预置位预置位db15到db6应设置十六进制密码007，并且预置位db4应设置为1。充电泵寄存器（r4） 图33预置位db23到db14位是预置并且应设置十六进制密码001以适合正常操作。位断开时间计数器这些位被用来计划快速锁定断开时间计

26、数器。计数器的时钟脉冲是四分之一pfd基准频率，因此它们的时间延迟比例与pfd频率可参照下列等式：延迟（s）=（断开时间对应大小）（pfd频率）举个例子：、如果35计时器选择（00）与13 mhzpfd，那么sw1sw2将开关在(35 4)/13 mhz = 10.8 s后。计时器选择这个二地址位选择断开时间与设计相反。记录下adf4193的设置四个断开时间计数器的准确地要求，因此四个写入寄存器要求初始化序列。表给出一60 khz末级带宽gsm发送合成器，参考应用部分此处不再叙述。表6.推荐gsm发送本地振荡器的参数在每次写入r0时、所有的四个断开时间计数器起动。开关sw3闭合直到sw3计数器

27、中断。同样地开关sw1sw2闭合直到sw1sw2计数器中断。当icp计数器中断时、充电泵电流是锯齿形向下从64到1在六位二进制等级。最好是sw1sw2和 sw3断开时间计数器大小是等于icp断开时间计数器大小加、表6为所示例子。斩波断开时间计数器是多余的但是应设置为一特征值当时间中断当锁相环路处于宽的带宽方式、例如等于icp定时值的一半。断电寄存器（r5） 图34r5断电寄存器（控制位1、0、1）可用于软件掉电锁相环和差动放大器. 在电源初始值时,一定有写入r5并清除断电位并且写入r2、r1和r0在adf4193断电之前。断电差动放大器当db6和db7是处于高电平时、差动放大器是使向下。当db

28、6和db7是处于低电平时、正常操作是恢复。断电充电泵调整db5高电平触发充电泵断电及其后结果发生全部有效直流电路是消除、差动放大器除外。 和分频计数器必须叙述负载加载状况。 充电泵是断电的并且它的输出端在三态模式。 数字锁定探测电路是复位的。 rfin输入端是debiased。 基准输入缓冲电路是截止。 串行接口保持有源并且能够负载加载寄存器信息。对于正常操作、位db5应调整到0、后面是写入r0。cp三态当这位是设置高电平时、充电泵输出是三态的。设置为低位时、充电泵输出恢复操作。计数器复位当这位设置为1时、计数器是保持复位。正确操作这位应置0、后面是写入r0。多路传输系统寄存器（r6） 图35

29、c3, c2,和c1各自设置为1, 1, 0,多路传输系统寄存器是工作的。-高频脉动位db13和db12关断内部调制器不规则地抖动。当db13和db12是设为高电平时、高频脉动是工作的。对于低噪声运算、db13和db12应调整为低电平使高频脉动无效。预置位那预置位必须全部设置为0进行正常操作。muxout 模式芯片内多路调制器被这些位控制。真值表参见图35。这个管脚具有识别允许用户从外表看来多样集成电路芯片的定心孔、比如分频器和int分频器输出端。另外、可能记录下断开时间计数器间隔在接通muxout. 例如,如果icp断开时间计数器被编程65（同一26 mhz pfd），那么、接着写r0、一1

30、0s脉冲宽度将接通muxout 管脚。数字锁定检波经由muxout 管脚生效。程序设计adf4193能用一个信道阶跃函数或分离度合成输出功率频率,也就是说一小部分输入基准值频率.因为一个给出定的输入基准值频率和一个输出量的希望值频率阶跃函数,第一个选择使得pfd基准频率和调制器.一旦决定期望的输出功率频道,则把int和frac大小程序设计放在一边.产品实例在gsm900接收机系统的实例中,根据需要用200千赫兹的信道阶跃函数产生射频输出功率频率.输入端为104 mhz基准频率是有效的.当调整pfd基准是表示为等式1时,调整相关系数分频器.fpfd = refin (1+d)/(r (1+t)

31、(1) refin =输入基准值频率 d =倍频器启动位( 0 or 1) r =位相关系数计数器代码(0- 15) t = ref/2 bit (0 or 1)26mhz的pfd基准频率最大值决定及其后调整程序设计所给的一值为的相关系数分频器:倍频器启动=0r = 2ref/2 = 1其次那系数决定是否允许部分的200 khz阶跃函数:mod = 26 mhz / 200 khz = 130 ( 2)一旦信道阶跃函数定义为以下显示的等式时,怎样把输出功率频道设为程序设计:rfout = int + (frac/mod fpfd (3)rfout =期望的rf射频输出频率int =除法的整数部

32、分frac =小数部分的分子mod =小数部分的分母或系数比如: 在962.4 mhz的频道是由以下大小的程序设计合成的:int = 37frac = 2支线结构以下部分描述三种不同的支线结构,用一分级的n合成器产生,并且,怎样使得adf4193能最好的将程序设计减到最少.分级的支线在adf4193中的分级的分数计算器,是一个具有一mod系数的第三方程序-调制器(sdm),也就是说可编程序控制器可以是从13到 4095之间的整数值的任何一种.如果高频振动已经启动,则mod的最低限度容许值为50.sdm是那些允许由fpfd / mod决议的一信道梯级用合成法合成的锁相环输出功率频率pfd参考频率

33、(fpfd)的时钟.随着高频振动的关闭,从-调制器产生的分层噪声表现为小数的支线.在支线之间的间隔为fpfd / l,在数字-调制器中l为重复的编码序列的持续时间.因为第三方程序调制器被用于adf4193依靠于mod的值重复持续时间,如表所示.表小数带有高频振动断开的支线随着高频振动启动,那重复持续时间将延至221的循环数.不管mod的值为多少,获得的量化误差的光谱近似于宽带噪声.这个能降低在锁相环输出功率带内的相位噪声,差不多为10分贝.所以,为了获得最低的噪音,高频振动断开是最好选择,特别是当末级的回路带宽为足够的低时,即使为最低频率小数的支线,也会使之衰减.在大多数的应用中,使用adf4

34、193,能获得较宽的环路带宽范围.整数边界支线另一个结构为小数的支线产生,包括在rf射频压控振荡器频率和基准频率之间的交互作用.当这个频率不是与整数有关时(一个n小数合成器的所有的小数点), spur边带能在一个偏移频率的vco压控振荡器输出能谱输出功率频谱见到,那些相当于在一个基准和压控振荡器频率的整数倍数之间的差频.这个支线由于环路滤波器使之衰减,并且更多的值得注意的是:在那些接近于基准频率的整数倍数的信道上,环路带宽之内产生的差频,从而为整数边界支线的名称.adf4193的8:1环路带宽开关比率,在大多数的应用中,尽可能地使全部的支线的足够地低电平衰减.adf4193的可编程系数和 r

35、分频器通常能同时防止整数边界信道.这个选择是描述在后面部分。基准支线基准支线通常是不成问题的,在小数的 n 合成器作基准偏置的合成器,有更多的外面环路带宽。然而,任何一种基准联通回路引起的一些旁路问题的结构。这样的机构是芯片内基准开关噪声的低电平的联通线,芯片内基准开关噪声通过rfin管脚反馈到vco压控振荡器,导致基准支线电平高达190 dbc.这个支线能抑制低于110 dbc,由插入足够的反向隔离.例如：通过在压控振荡器和rfin.之间的一个rf射频缓冲器.同时,注意将保证对压控振荡器很好地与输入基准值分离,的pcb板布局,避免在pcb板上的路线相互联通.上电初始化建议adf4193的上电

36、次序为,第一上电电压为3 v电源( avdd、dvdd, sdvdd),然后是5 v电源( vp1, vp2, vp3)。其次,必须初始化控制寄存器.建议使用一个14步骤的序列,如表8描述。表8. 上电初始化序列分频器和计时器装置被用于表8中的实例,表8是一个产生104 mhz refin频率的dcs1800 tx合成器, adf4193上电在步骤之后,它接到程序控制通道频率上在步骤14之后。改变锁相环的频率和相位检查表一旦那adf4193已经初始化,全部写寄存器r0,也就是说要求一个新的输出功率频率的程序. n分频器被更新,使用int值和frac在下一个pfd圆上,遵循le边缘在r0字锁存器

37、.然而,如后面本节所述,那建立时间和干扰合成器的性能能够由变更r1和r2寄存器装置按一信道支渠方式是最好的。这个装置是由写r0寄存器的双缓冲器.这个意思指,当资料是通过在各自的r1和r2写循环数时候装填到资料里的,合成器使用它们的资料直到下一个写r0寄存器,不被更新.r2寄存器能用于数位校准,压控振荡器输出功率的相位与那基准边有关。相位能被校准在用360/ mod上方决定的rf射频全部的360范围.大多数的频率合成器的应用压控振荡器输出功率的实际的相位偏移,和基准未知数的基准有关.在这样的应用中,相位调整做最佳化的能力通常r2寄存器能够代替,建立时间作为描述在下面部分的表述。相位检查表adf4193的快速锁定序列是