EDA技术复习题

1、这是一份vhdl的复习题，考试题大多数都来自此处, .EDA名词解释 1、ASIC：专用集成电路(Application Specific Integrated Circuits) 2、EDA：电子设计自动化(Electronic Design Automation) 3、PROM：可编程只读存储器(Programmable Read Memory) 4、IP：知识产权核(Intellectual Property ) 5、SOC： 片上系统(System On Chip) 6、VHDL：超高速集成电路硬件描述语言(VHSIC Hardware Description Language) 7、

2、RTL：寄存器传输级(Register Transport Level) 8、SOPC：可编程片上系统(System On Programmable Chip) 9、PLD：可编程逻辑器件(Programmable Logic Array) 10、GAL：通用阵列逻辑(Geniric Array Logic) 11、FPGA：现场可编程门阵列(Field Programmable Gate Array ) 12、CPLD：复杂可编程逻辑器件(Complex Programmable Logic Device) 二. 简答题 K简述VHDL程序的基本结构。 库、程序包、实体、结构体、配置 2、子

3、程序分为那两类，其结构为什么。 子程序有两种类型，即过程(PROCEDURE)和函数(FUNCTION)。 FUNCTION函数名(参数表)RETURN数据类型一函数首 FUNCTION函数名(参数表)RETURN数据类型IS 函数体 说明部分 BEGIN 顺序语句； END FUNCTION 函数名； PROCEDURE过程名(参数表)一过程首 PROCEDURE过程名(参数表)IS一过程体 说明部分 BIGIN 顺序语句； END PROCEDURE 过程名； 3、信号与变量的赋值有何区别。 信号延时赋值，变量立即赋值； 信号的代入使用二，变量的代入使用:二： 信号在实际的硬件、“1中有对

4、应的连线，变量没有 4、可编程器件分为哪些类 答：一类是集成度较低的，早期出现的PROH、PLD、PAL、GAL,可用的 逻辑门数大约在500门以下，称为简单PLD。 另一类是芯片集成度较高的，如现在大量使用的CPLD和FPGA器件，称 为复杂PLDo 5、CASE语句使用当中的注意事项。 (1) 条件句中的选择值必在表达式的取值范围内。 (2) 除非所有条件句中的选择值能完整覆盖CASE语句中表达式的取值, 否则最末一个条件句中的选择必须用OTHERS”表示，它代表己给的所有条 件句中未能列出的其它可能的取值。关键词OTHERS只能出现一次，目只能 作为最后一种条件取值。使用OTHERS的目

5、的是为了使条件句中的所有选择 值能涵盖表达式的所有取值，以免综合器会插入不必要的锁存器。这一点 对于定义为STD_ LOGIC和STD_ LOGIC.VECTOR数据类型的值尤为重要，因 为这些数据对象的取值除了 1和0以外，还可能有其它的取值，如高阻态Z. 不定态X等。 (3) CASE语句中每一条件句的选择值只能出现一次，不能有相同选择 值的条件语句出现。 （4）CASE语句执行中必须选中，目只能选中所列条件语句中的一条。 这表明CASE语句中至少要包含一个条件语句。 6、赋值语句分哪些类，分别写出一句赋值语句。 信号赋值语句，S VHDL语言中的逻辑操作符有那些 逻辑运算符 AND、OR

6、、NAND. NOR. XOR、XOR 及 0T 11、使用原理图输入设计功能的优势何优点 与传统的数字电路实验相比，Quartus提供原理图设讣功能具有不可比 拟的优势和先进性： 设讣者不必具备许多诸如编程技术、硬件描述语言等知识就能迅速 设计入门，完成大规模的电路系统设计 能进行任意层次的数字系统设计（传统的数字电路实验只能完成单 一层次的设计）; 能对系统中的任一层次，或任一元件的功能进行精确的时序仿真 通过时序仿真，能迅速定位电路系统的错误所在，并随时纠正。 能对设讣方案进行随时更改，并储存设讣工程中所有电路和测试文 件入档； 通过编译和下载，能在FPGA或CPLD上对设讣项U随时进行

7、硕件测 试验证； 如果使用FPGA和配置编程方式，将不会有损坏和损耗的问题 符合现代电子设讣技术规范。 12、VHDL的操作符有那几大类每一类的操作符分别是什么每一类操作符可 以对那些数据进行操作(运算) 在VHDL中有四类操作符即逻辑操作符(Logical Operator).关系操作 符(Relational Operator)、算术操作符(Arithmetic Operator)和符号操作 符(Sign Operator) o询三类操作符是完成逻辑和算术运算的最基本的操作 符单元。 13、标准逻辑位数据类型常用的数值有哪几种 U Uninitialized 未初始化的 X Forcing

8、 Unknown 强未知的 0 Forcing 0 强 0 r Forcing 1 强 1 Z High Impedance 高阻态 W WeakUnknown弱未知的 L Weak0 弱 0 H Weak1 弱 1 -一Dont care 忽略 14、在VHDL语言中常见的数据类型有那些 VHDL中的数据类型可以分成四大类。 标量型(Scalar Type) 复合类型(Composite Type) 存取类型(Access Type) 文件类型(Files Type) 15、实体部分的端口模式有四个类型。 IN模式:叮定义的通道确定为输入端口，并规定为单向只读模式，可以 通过此端口将变量(V

9、ariable)信息或信号(Signal)信息读入设计实体中。 OUT模式:OUT定义的通道确定为输出端口，并规定为单向输出模式，可 以通过此端口将信号输出设计实体，或者说可以将设讣实体中的信号向此端 口赋值。 INOUT模式:INOUT定义的通道确定为输入输出双向端口，即从端口的内 部看，可以对此端口进行赋值，也可以通过此端口读入外部的数据信息;而从端口的外部看，信号既可以从此端口流出，也可以向此端口输入信号。 INOUT模式包含了 IN, OUT和BUFFER 二种模式，因此可替代其中任何一种模 式，但为了明确程序中各端口的实际任务，一般不作这种替代。 BUFFER模式:BUFFER定义的

10、通道确定为具有数据读入功能的输出端口， 它与双向端口的区别在于只能接受一个驱动源。 16、VHDL语句中顺序描述语句有哪几种 赋值语句 流程控制语句 等待语句 子程序调用语句 返回语句 空操作语句 17. 用WAIT语句设置4种不同的条件分别是什么 对于不同的结束挂起条件的设置，WAIT语句有以下四种不同的语句格 WAIT； WAIT ON信号表； WAIT UNTIL条件表达式; WAIT FOR时间表达式； 式。 一第一种语句格式 一第二种语句格式 一第三种语句格式 一第四种语句格式，超时等待语 18常用的if语句有哪几种写出其书写格式。 A. 门闩 IF条件句Then 第一种IF语句结构

11、 顺序语句 END IF B. 二选一 IF条件句Then 第二种IF语句结构 顺序语句 ELSE 顺序语句 END IF C. 多选择 IF条件句Then 第三种IF语句结构 顺序语句 ELSIF条件句Then 顺序语句 ELSE 顺序语句 END IF D. IF的嵌套 IF条件句Then IF条件句Then END IF END IF 19、如何描述时钟上升沿和下降沿 时钟脉冲的上升沿的条件可以写为： IF clock_signal=current_value AND clock_signal* LAST_VALUE AND clock_signal* EVENT 也可以简写为： IF

12、clock_signal= clock_signal EVENT AND current_value 时钟脉冲6勺下降沿的条件方以写为： IF clock_signal=current_value AND clock_signal * LAST_VALUE AND clock_signar EVENT 20、指出信号和变量有哪些区别 简单的说，信号是全局的,用于结构体中并行语句间数据流的传递;变量 则是局部的,他主要用于单个进程中中间变量的存储. 主要用于对暂时数据进行局部存储。 临时数据，没有物理意义只能在Process和Function中定义，并只在 其内部有效要使其全局有效，先转换为Si

13、gnalo 用:=进行赋值 variable result : stdlogic :二0 ； 变量说明的格式： VARIABLE变量名：数据类型约束条件:二表达式： 例:VARIABLE X, Y:INTEGER； VARIABLE C: INTEGER RANGE 0 TO 255:二 10；(表示变量 C 的数据类型 是整型，变量范围从0到255,初始值为10o ) 变量只能在进程语句、函数语句和过程语句结构中使用，它是一个局部 量。在仿真过程中，它不像信号那样，到了规定的仿真时间才进行赋值，变 量是立即生效的。 信号是抽象的电子电路内部硬件连接。它除了没有数据流动方向说明以 外，其它性质

14、儿乎和前面所述的端口概念一致。信号通常在构造体、包集合 和实体内说明。 信号说明的格式： SIGNAL信号名；数据类型约束条件:二表达式； 例:SIGNAL a, b, c: STD.LOGIC; SIGNAL C0UNT_2:STD_LOGIC_VECTOR(1 DOWNTO 0); SIGNAL S_CLK:BIT:二O; 信号(Signals) 代表连线，Po讥也是一种信号。 没有方向性，可给它赋值，也可肖作输入 在Entity中和Architecture中定义 设定的初始值在综合时没有用，只是在仿真时在开始设定一个起始值。 用二进行赋值。 信号和变量值的代入不仅形式不同，而且其操作过程

15、也不同。在变量的 赋值语句中，该语句一曰被执行，其值立即被赋予变量。在执行下一条语句 时，该变量的值就为上一句新赋的值。变量赋值符为“：二S信号代入语句 采用“二”代入符，该语句即使被执行也不会使信号立即发生代入。下一条 语句执行时，仍使用原来的信号值。山于信号代入语句是同时进行处理的， 因此，实际代入过程和代入语句的处理是分开进行的。 21、信号赋值语句在什么情况下作为并行语句在什么情况下作顺序语句信 号赋值和变量赋值符号分别是什么两种赋值符号有什么区别 信号赋值语句在进程外作并行语句，并发执行，与语句所处的位置无关。 信号赋值语句在进程内或子程序内做顺序语句，按顺序执行，与语句所处的 位置

16、有关。 信号赋值符号为变量赋值用“：二” O信号赋值符号用于信号赋值 动作，不立即生效。变量，赋值符号用于变量赋值动作，立即生效。 22、进程的敏感信号表指的是什么简述敏感信号表在进程中的作用 进程的“敏感信号表”也称敏感表，是进程的激活条件，可山一个或 多个信号组成，各信号间以号分隔。当敏感信号表中的任一个信号有 事件发生，即发生任意变化，此时，进程被激活，进程中的语句将从上到下 逐句执行一遍，当最后一条语句执行完毕之后，进程即进入等待挂起状态， 直到下一次敬感表中的信号有事件发生，进程再次被激活，如此循环往复。 23、什么是库、程序包、子程序、过程调用和函数调用 库和程序包用来描述和保存元

17、件、类型说明和子程序等，以便在其它设 计中通过其L1录可查询、调用。子程序山过程和函数组成。在子程序调用过 程中，过程能返回多个变量，函数只能返回一个变量。若子程序调用的是一 个过程，就称为过程调用，若子程序调用的是一个函数，则称为函数调用。 过程调用、函数调用都是子程序调用。 24、简述WHEN.ELSE条件信号赋值语句和IF_ELSE顺序语句的异同。 答：WHEN_ELSE条件信号赋值语句中无标点，只有最后有分号；必须成 对出现；是并行语句，必须放在结构体中。 IF_ELSE顺序语句中有分号；是顺序语句，必须放在进程中。 三、综合题 1、完成 A. 解释带有下划线的语句。 B. 画出该程序

18、的原理图符号。 C. 说明该程序逻辑功能。 D. 改用WITH_SELECT_WHEN语句编写下列程序。 Library ieee; Use定义元件库 entity qk_ll is port ( a, b, c, d, en: in std_logic; s： in std_logic_vector (1 down to 0); 偷入信亘 s 足两位的输 入总线 op:out std_logic ); end qk_ll; architecture ar_l of qk_ll is signal f:std_logic_vector(2 downto 0): begin f二en将输入信号e

19、n和s连接赋值给f process (f)每攵感依号f的变化将启动进程process begin case f is when100二op二a; when 101 /=opopop二d;其他情况，将输入信号d赋值给op end case; end process; end ar_l; 逻辑功能是：带有使能端en的四选一数据选择器。 用WITH_SELECT_WHEX语句编写上述程序： Library ieee; Use qk_ll is port ( a, b, c, d, en: in std_logic; s: in std_logic_vector (1 downto 0); op:ou

20、t std_logic ); end qk_ll: architecture ar_l of qk_ll is signal f:std_logic_vector(2 downto 0); begin f=en with f select op=a when 100， b when 101, c when 110, d when others; end ar_l; 2、以下是一个模为24 (023)的8421BCD码加法计数器VHDL描述，请补 充完整 LIBRARY IEEE; USE tb IS PORT ( CLK : IN STD_LOGIC ; SHI, GE : OUT INTEG

21、ER RANGE 0 TO 9 ); END ; ARCHITECTURE bhv OF tb IS SIGNAL SHI1,GE1 : INTEGER RANGE 0 TO 9; BEGIN PROCESS (CLK) BEGIN IF CLK1 EVENT AND CLK二T then IF GE1 = 9 THEN GE1 = 0 ; SHI1二SHI1+1; ELSIF SHI1=2 AND GE1二3 THEN SHI1=O; GEl=0; ELSE GE1 = GE1+1; END IF; END IF; END PROCESS ; GE = GE1; SHI =SHI1; END

22、 bhv; 3、下面程序是参数可定制带计数使能异步复位计数器的VHDL描述，试补 充完整。 一一 N-bit Up Counter with Load, Count Enable, and 一一 Asynchronous Reset library ieee; use counter_n is generic (width : integer := 8); port(data : in std_logic_vector (width-1 downto 0): load, en, elk, rst : in std_logic; q : out std_logic_vector (width -

23、 1 downto 0); end counter_n; architecture behave of counter_n is signal count : std_logic_vector (width-1 downto 0); begin process (elk, rst) begin if rst = r then count = (others 二 );清零 elsif elk event and elk =11 then边沿检测 if load = r then count 二 data; elsif en 二1 then count = count + 1; end if: e

24、nd if: end process; q = count; end behave; 4、补全下列六进制计数器cnt6程序(10分) LIBRARY IEEE; USE cnt6 IS PORT (reset, en, elk:IN STD_LOGIC; carry：OUT STD_LOGIC; q：0UT STD_UL0GIC_VECT0R(2 DOWNTO 0); END cnt6; ARCHITECTURE rtl OF cnt6 IS SIGNAL qs:STD_L0GIC_VECT0R(2 DOWNTO 0): SIGNAL ca:STD_LOGIC; BEGIN PROCESS(e

25、lk) VARIABLE q6:INTEGER: BEGIN IF(clkEVET AND elk 二1) THEN END IF; qs=CONV_STD_LOGIC_VECTOR(q6, 3); q=TO_STDULOGICVECTOR(qs); END PROCESS; PROCESS(ca, en) BEGIN carry=ca AND en; END PROCESS; END rtl; 5、补全以下二选一 VHDL程序(本题10分) Entity mux is port (dO, dl, sei:in bit; q：out BIT ); end mux; architecture c

26、onnect ofis 10 signal tmpl, TMP2 , tmp3:bit; begin cale:block begin tmpl=dO and sei: tmp2=dl and (not sei) tmp3= tmpl and tmp2; q y y 1 00 = y 101 110 = = y y y y y = WHEN Olllllir ; 11 WHEN OTHERS二y = XXXXXXXX; END CASE; ELSE END IF; END PROCESS;(16) END rtl; 7、填写完成一个8-3线编码器的VHDL程序(16分)。 Library ie

27、ee; use eight_tri is port ( b: in std_logic_vector(7 downto 0); en: in std_logic; y： out std_logic_vector(2 downto 0) ); end eight_tri: architecture y= “000” “001” when when (sei二” 1n ) else (sei 0” )else “010” when (sei 0” )else “Oil” when (sei 0” )else “100” when (sei 99 on )else “101” when (sei 0

28、” )else “110” when (sei ” 0” )else “111” when (sei ” g” )else a” zzz end a; LIBRARY IEEE; USE full.add is port ( a,b：in std_logic_vector (3 downto 0); (2) carr: inout std_logic_vector (4 downto 0); sum:out std_logic_vector (3 downto 0) 12 ); end full_add; architecture full_add_arch of full_add is co

29、mponent adder port ( carr (0) outc outc outc outc 二 stO; WHEN OTHERS = outc =stO; END CASE; end if; END PROCESS; END arc; 9根据一下四选一程序的结构体部分，完成实体程序部分（本题8分） LIBRARY IEEE; USE MUX4 is port ( s: in std logic vector(1 downto 0); 13 d in std logic vector(3 downto 0): y out std logic ) end MUX4; architectur

30、e behave of MUX4 is begin process (s) begin if (s二00) then y=d(0); elsif (s二01) then y二d ； els辻(s二10) then yUd ； elsif (s二11) then y=d(3); else null; end if: end process; end behave: 四. 编程题 K用IF语句编写一个二选一电路，要求输入冬b, sei为选择端，输出 Qo （本题10分） Entity sel2 is Port ( a, b ： in std_logic; sei : in std_logic; q

31、 : out std_logic ）； End sel2; Architecture a of sel2 is begin if sei =O then Q = a; else q = b; end if: 14 end a; 2、填写完成一个8-3线编码器的真值表（5分），并写出其VHDL程序（10 分）。 8 -3线编码器真值表 en b y0yly2 1 00000000 000 1 00000010 001 1 00000100 010 1 00001000 on 1 00010000 100 1 00100000 101 1 01000000 110 1 111 0 xxxxxxxx

32、 高阻态 entity eight_tri is port ( b: in std_logic_vector(7 downto 0); en： in std_logic: y: out std_logic_vector(2 downto 0) ); end eight_tri; architecture a of eight_tri is signal sei: std_logic_vector(8 downto 0): begin seKen y= “000” when (se日 1” )else “001” when (sei 0” )else “010” when (sei ” 0” )

33、else “Oil” when (sei ” 0” )else “100” when (sei 99 0” )else “101” when (sei ” 0” )else “110” when (sei 0” )else “111” “” when (sei 99 0” )else end a; 3、试用VHDL描述一个外部特性如图所示的D触发器。（10分） MYDFF CLR Q o 15 参考程序如下： LIBRARY IEEE; USE mydff IS PORT(CLK:IN STD_LOGIC; D:IN STD_LOGIC; Q:OUT STD.LOGIC): END; ARCH

34、ITECTURE bhv OF mydff IS BEGIN PROCESS(CLK) BEGIN IF CLK, EVENT AND CLK二T THEN Q=D; END IF; END PROCESS; END; 4、下图为某一状态机对应的状态图，试用VHDL语言描述这一状态机。(18 分) 参考程序如下： LIBRARY IEEE; USE FSM2 IS PORT ( elk, reset, ini : IN STD.LOGIC; outl : OUT STD_LOGIC_VECTOR(3 downto 0); END; ARCHITECTURE bhv OF FSM2 IS TYP

35、E state_type IS (sO, si, s2, s3); SIGNALcurrent_ state, next_state： state_type; BEGIN Pl：PROCESS(elk, reset) BEGIN IF reset = T THEN current_state = sO; ELSIF elk二T AND elkEVENT THEN current state 二next state; 16 IF; END IF; END PROCESS; P2:PROCESS(current_state) BEGIN case current_state is WHEN WHE

36、N WHEN WHEN sO IF si IF s2 IF s3 IF T THEN next_state=sl: ELSE next_state=sO; END IF; ini二OTHEN next_state=S2; ELSE next_state=sl: END IF; ini二TTHEN next_state=S3; ELSE next_state=s2; END IF; ini二O THEN next_state=SO; ELSE next_state二s3; inl= END end case; END PROCESS; p3:PROCESS(current_state) BEGI

37、N case current_state is WHEN sO WHEN si WHEN s2 WHEN s3 IF inl= T THEN outl= “1001” ; ELSE outlU0000; END I比 IF ini二OTHEN outl二1100; ELSE outl=，100r，; END I比 IF ini二TTHEN outl=llll; ELSE outl二1001; END IF; IF ini二TTHEN outl二0000; ELSE outl二1111; END 1比 end case; END PROCESS; end bhv; 5、数据选择器MUX,其系统模

38、块图和功能表如下图所示。试采用下面四种 方式中的两种来描述该数据选择器MUX的结构体。 17 SEL COUT 00 A or B 01 A xor B 10 A and B 11 A nor B OTHERS “XX” 用 when else 语句。（d）用 with select 语句。 Library ieee; Use mymux is 一选择 数据 Port ( sei : in std_logic_vector(1 downto 0): 信号输入 Ain, Bin : in std_logic_vector(1 downto 0): 输入 Cout : out std_logic_

39、vector(1 downto 0); End mymux; Architecture one of mymux is Begin Process (sei, ain, bin) Begin If sei 二 00” then cout = ain or bin; Elsif sei = 01” then cout cout cout cout cout 二 ain nor bin Case sei is when 00” when 01” when 10” when others End case; End process; End two; 6、根据下面原理图，写出相应VHDL描述 爼7?

40、JI ooiit Library ieee; Use mycir is Port (ain , bin , elk : in std_logic; 18 Cout : out std_logic); End mycir; Architecture one of mycir is Signal tb, tc; Begin Process (elk) begin If elk event and elk =1 then tb = bin; end 辻; End process; tc) begin then cout = tc;end if: Process (elk, If elk = T En

41、d process; tb; Tc |1 c B 8. 使用元件例化语句编写下图所示的顶层文件，其中adder.l为一个由原 理图输入法设计的完整的设计实体。 CI AO BOAl BlA2 R2A3 B3 9. 在数字显示中，经常使用LED数码管，下面是采用共阳极的7段显示。 BCD码输入与LED显示器对应的关系如下表： 19 DO 七段 D1 D2 D3 译码器 a(X6)七段数码管 b(X5)a c (X4) d(X3)于 g b e (X2) f(Xl)e c g(xo) 10、在数字显示中，经常使用LED数码管，下面是采用共阳极的7段显示。 DO D1 D2 D3 a(X6) b(X

42、5) 七段 C(X4) d(X3) 译码器e(X2) f(Xl) g(X0) 七段数码管 a e c T IK 带允许端的十进制讣数器真值表 BCD码输入与LED显示器对应的关系如下表： 输入端输出端 clr en elk qd qc qb qa 1 X X 0 0 0 0 0 0 X 不变 不变 不变 不变 0 1 上升沿 计数值加1 12.用VHDL设计一个三位十进制的，带有使能控制端口 enable.异步清 零端口 rst.同步预置控制端口 load和预置数据输入端口 date的计数器。 13编写一个D触发器的硬件描述语言程序，要求实现上升沿触发。 14. 使用IF语句设计一个带有异步复

43、位和置位、同步预置的4位2进制加 法计数器。 15. 带有复位和时钟使能的十进制计数器 20 16、设计四选一电路。 17、设计一个一位全加器。 18、用VHDL设计四选一多路选择器，其真值表如下表所示。 四选一多路选择器真值表 输入端 输出端 S1 so Q 0 0 D0（8位位宽二进制数） 0 1 D1 （8位位宽二进制数） 1 0 D2 （8位位宽二进制数） 1 1 D3 （8位位宽二进制数） X X 高阻 19、设计带异步复位和计数使能控制的8位二进制减法计数器。 20、具有清零端的4位二进制计数器如下图所示，请用VHDL语言编写其程 序。 CZT4 CL.K- CL.R 程序： li

44、brary ieee; use cnt4 is port(elk:in std_logic; clr:in std_logic; q:buffer std_logic_vector(3 downto 0): end cnt4: architecture behav of cnt4 is begin process (clr, elk) begin if clr=， T then q=0000; elsif (clk, event and elk二1 ) then q用元件例化语句设计如图所示电路。元件为2输入与非门。 21 U1 LIBRARY ieee; USE yf4 IS PORT( A

45、, B, C,D: IN std_logic; Z: OUT std_logic): END yf4; ARCHITECTURE a OF yf4 IS COMPONENT yf2 PORT (Al, Bl:IN std_logic; Cl: OUT std_logic); END COMPONENT; SIGNAL X,Y: std.logic ; BEGIN U1:yf2 PORT MAP (A, B, X); U2:yf2 PORT MAP (C,D, Y); U3:yf2 PORT MAP (Al = X, C1=Z, Bl = Y); END a; 22编写一个2输入与门的VHDL程

46、序，请写出库、程序包、实体、构造体 相关语句，将端口定义为标准逻辑型数据结构(本题10分) LIBRARY IEEE; USE (2) ENTITY nand2 IS PORT (a, b:IN STD.LOGIC; (4) y:OUT STD_LOGIC); (6) END nand2: ARCHITECTURE nand2_l OF nand2 IS (8) BEGIN y = a NAND b; 与 y =XOT( a AND b);等价 (10) END nand2_l; 23、设计异或门逻辑：(本题20分) 如下异或门，填写右边的真值表。(此项5分) A B Y 0 0 0 22 0

47、 1 1 1 0 1 1 1 0 其表达式可以表示为：（此项5分） y = ab+ab 这一关系图示如下: 试编写完整的VHDL代码实现以上逻辑。可以采用任何描述法。（此项 10分) library ieee; entity yihuol is port( a, b :in std_logic; y :out stdlogic ); end yihuol; architecture yihuol_behavior of yihuol is begin process (a, b) begin if a=b then y=, 0,； else yVl; end if: end process;

48、end yihuol_behavior; (第2种写法) y=a xor b; 24、用IF语句编写一个四选一电路，要求输入d0d3, s为选择端，输出 yo entity MUX4 is 23 port ( s: in std_logic_vector (1 down to 0); d： in std_logic_vector(3 downto 0); y: out std_logic ); end MUX4; architecture behave of MUX1 is begin process (s) begin 辻(s二00) then y=d(0); elsif (s二01) then y=d(l); elsif (s=10) then y=d(2); elsif (s二11) then y=d ； else null; end if: end process; end behave: 2、编写一个数值比较器VHDL程序的进程(不必写整个结构框架)，要 求使能信号名低电平时比较器开始工作，输入信号P = q,输出equ为0, 否则为1。(本题10分) process (p, q) begin if g二O then if p = q then equ_tmp =，0，; else equ_tmp =、； e