实验7计时电路设计剖析

1、实验7计时电路（数字钟）设计101、实验目的VHDL文本输入法和原理图输入设通过计时电路设计，让学生学习较复杂的数字系统的 计法相结合的设计方法。2、实验内容计时电路原理如图1所示。计时电路的结构主要有3万分频器CLKGEN十进制计数器CNT10和六进制计数器 CNT6设计中需要获得一个比较精确的100HZ（周期为1/100秒）计时脉冲。将3MHZ的输入频率送到 CLKGENS行3万分频后，使得到 100HZ的频率由NEWCLK 输出。将NEWCL输出信号经过2个十进制计数器 CNT10分频，得到1秒进位输出。1秒进 位输出经过CNT10和CNT6构成的60分频器分频后，得到 0059秒的输出

2、DOUT7.4和 DOUT3.0,并产生1分钟进位输出。1分钟进位输出经过由 CNT10和CNT6构成的60分频 器分频后，得到0059分钟的输出DOUT15.12和DOUT11.8,并产生1小时的进位输出。 1小时进制输出经过 24分频器CNT24分频后，经过LED7S24译码器译码后得到 0023小时 输出 DOUT23.20和 DOUT19.16。另外计时电路用CLR作为清除信号，当 CLR=1时，计时电路记录的时间被清除。JS是用来校“小时”时间的输入端，JF是用来校“分”的输入端，JM是用来校“秒”的输入端。（1）编辑计时系统电路的原理图由图1所示计时电路原理图可知，计时系统电路设计

3、需要3万分频器CLKGEN十进制计数器CNT10六进制计数器 CNT6 24计数器CNT24和 24小时译码器LED7S24为此我们 需要编写上述部件的 VHDL的源程序。图1计时电路的电路原理图 编辑计时系统的各个基本部件的VHDL设计文件-3 万分频器的源程序 CLKGEN.vhdLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CLKGEN IS PORT(CLK:IN STD_LOGIC;NEWCLK:OUT STD_LOGIC);END CLKGEN;ARCHITECTURE

4、 one OF CLKGEN ISSIGNAL CNTER:INTEGER RANGE 0 TO 16#752F#; -16#752F#=29999 BEGINPROCESS(CLK)BEGINIF CLKEVENT AND CLK=1 THENIF CNTER=16#752F# THEN CNTER=0;ELSE CNTER=CNTER+1;END IF;END IF;END PROCESS; PROCESS(CNTER)BEGINIF CNTER=16#752F# THEN NEWCLK=1;ELSE NEWCLK=0;END IF;END PROCESS;END one;- 十进制计数器

5、的源程序 CNT10.vhdLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT10 IS PORT(CLK,RST,ENA:IN STD_LOGIC;OUTY: OUT STD_LOGIC_VECTOR(3 DOWNTO 0); COUT: OUT STD_LOGIC);END CNT10;ARCHITECTURE one OF CNT10 ISSIGNAL CQI:STD_LOGIC_VECTOR( 3 DOWNTO 0):=0000;BEGINP_REG:PROCESS(CL

6、K,RST,ENA)BEGINIF RST=1 THEN CQI=0000;ELSIF CLKEVENT AND CLK=1 THENIF ENA=1 THENIF CQI9 THEN CQI=CQI+1;ELSE CQI=0000;END IF;END IF;END IF;OUTY=CQI;END PROCESS p_REG;COUT=NOT(CQI(0) AND CQI(3);END one;- 六进制计数器的源程序 CNT6.vhdLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY

7、 CNT6 ISPORT(CLK,RST,ENA: IN STD_LOGIC;OUTY:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);COUT:OUT STD_LOGIC);END CNT6;ARCHITECTURE one OF CNT6 ISSIGNAL CQI:STD_LOGIC_VECTOR(3 DOWNTO 0):=0000;BEGINp_REG:PROCESS(CLK,RST,ENA)BEGINIF RST=1 THEN CQI=0000;ELSIF CLKEVENT AND CLK=1 THENIF ENA=1 THENIF CQI5 THEN CQI=CQI

8、+1;ELSE CQI=0000;END IF;END IF;END IF;OUTY=CQI;END PROCESS P_REG;COUT=NOT(CQI(0) AND CQI(2);END one;- 二十四进制计数器 CNT24.vhdLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT24 ISPORT(CLK,RST,ENA:IN STD_LOGIC;OUTY:OUT STD_LOGIC_VECTOR(4 DOWNTO 0);COUT:OUT STD_LOGIC);END

9、CNT24;ARCHITECTURE one OF CNT24 ISSIGNAL CQI:STD_LOGIC_VECTOR(4 DOWNTO 0);BEGINp_REG:PROCESS(CLK,RST,ENA)BEGINIF RST=1 THEN CQI=00000;ELSIF CLKEVENT AND CLK=1 THENIF ENA=1 THENIF CQI23 THEN CQI=CQI+1;ELSE CQI=00000;END IF;END IF;END IF;OUTY=CQI;END PROCESS p_REG;COUT=NOT (CQI(0) AND CQI(1) AND CQI(2

10、) AND CQI(4); END one;-24 小时译码器的源程序 LED7S24.vhdLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY LED7S24 ISPORT(CLR:IN STD_LOGIC;A:IN BIT_VECTOR(4 DOWNTO 0); LED7S1:OUT BIT_VECTOR(3 DOWNTO 0); LED7S2:OUT BIT_VECTOR(7 DOWNTO 4);END;ARCHITECTURE ONE OF LED7S24 ISSIGNAL LED7S:BIT_VECTOR(7 DOWNTO 0);BEGIN

11、PROCESS(CLR,A)BEGINIF CLR=0 THEN LED7SLED7SLED7SLED7SLED7SLED7SLED7SLED7SLED7SLED7SLED7SLED7SLED7SLED7SLED7SLED7SLED7SLED7SLED7SLED7SLED7SLED7SLED7SLED7SLED7SNULL;END CASE;END IF;LED7S2=LED7S（7 DOWNTO 4）;LED7S1 chip jishiqi24： Inpul Pin - 83 dr chip jishiqi24： Input Pin = 12 doutO chip = jishiqi24;

12、Output Pin = 25 doutl chip = jithiqi24； Output Pin = 27 dout2 chip = jifh*qi24; Output Pin = 28 dout3 chip = jhhiqi24; Outpul Pin = 29 dout4 chip jishiqi24; Output Pin - 30-*1 # n 甲 nr齐电.Sqft By* Mode NameAssignment图4计时电路的引脚锁定结果（4）编程下载与硬件验证完成引脚锁定操作后，还要再次对设计文件进行编译，然后打开GW48EDA实验箱电源,按模式选择开关，选择工作模式 7”。执行Quartusll的Programmer”命令，将计时电路 设计文件下载到 GW48上 EPM7128SLC84-15目标芯片上。在GW48实验板上用跳线将“ Clock9 ”接于“ 3MH乙作为时钟信号 CLK的输入。单击复 位按钮“键8”、校时按钮“键 7”、校分按钮“键4”和校秒按钮“键1 ”，观察七段数码管 “数码8”、“数码7”、“数码5”、“数码4”