十六进制计数器

1、4 5 3 同步计数器在数字电路中，将能够实现计数逻辑功能的器件称为计数器，计数器计数的 脉冲信号是触发器输入的CP信号。数字电路所接触到的计数器种类繁多，对计数器按进制来分有二进制，十进 制和任意进制的计数器； 按触发方式来分有同步和异步计数器； 按计数的规则来 分有加法和减法计数器等。描述计数器的一个重要参数称为计数器的计数容量。 计数器计数器容量的定 义是：计数器所能够记忆的输入脉冲个数。因例 4-1 所分析的时序逻辑电路能够记忆的输入脉冲个数是5，所以，例 4-1所示电路的计数容量为 5，又称为 5 进制加法同步计数器。因例 4-2 所示的电路能够记忆的输入脉冲个数是 4，所以，例 4

2、-2 所示电路 的计数容量是 4。又因为该电路计数的规则是加法或减法可逆的，所以，例 4-2 所示的电路为同步 4 进制加 / 减计数器。因例 4-3 所示的电路能够记忆的输入脉冲个数是 10，所以，该电路的计数容 量是 10。又因为该电路的触发信号是异步的，所以，例 4-3 所示的电路又称为 十进制加法异步计数器。计数器的容量又称为计数器的长度或模， 简称计数容量。 由上面的分析可见， 计数容量描述了计数器电路所能够输出的有效状态数。 若用n表示计数器输出的 二进制数的位数，则该计数器的最大计数容量 M为2n0例4-1，例 4-2 和例4-3 详细的介绍了时序逻辑电路的分析方法，研究时序 逻

3、辑电路的问题也是分析和设计， 下面以计数器为例子来介绍时序逻辑电路的设 计方法0设计时序逻辑电路的方法与设计组合逻辑电路的方法相似， 第一步都是进行 逻辑问题的抽象0在组合逻辑电路的设计中，将具体的逻辑问题抽象成真值表， 而在时序逻辑电路的设计中，应将具体的逻辑问题抽象成状态转换图0第二步都是画出卡诺图，并利用卡诺图进行逻辑函数式的化简0在组合逻辑 电路的设计中，化简所得到的结果为最简与或式，而在时序逻辑电路的设计中， 化简所得到的结果为时序逻辑电路中触发器的状态方程0第三步都是选择器件搭电路，在组合逻辑电路的设计中，通常用得 . 摩根定 理处理最简与或式，将最简与或式转化成与非 -与非式来搭

4、电路；在时序逻辑电 路的设计中， 应先选定所用的触发器器件， 然后根据化简得到的触发器状态方程 列出相应的驱动方程，根据驱动方程来搭建电路0面以计数器电路为例，详细讨论时序逻辑电路的设计方法01同步二进制计数器能够实现二进制数计数功能的器件称为二进制计数器。二进制计数器有加法 和减法，同步和异步之分。一位二进制数计数器只能对0和1二个状态进行计数，二位二进制数计数器 可计数4个状态，三位二进制数计数器可计数 8个状态，四位二进制数计数器可 计数16个状态。四位二进制数计数器是数字电路中常用的器件，四位二进制数计数器又称为十六进制计数器。目前市场上已经有十六进制加法计数器的集成电路产品 7416

5、1，下面来讨论十六进制加法计数器的设计问题。根据前面介绍的知识已知，时序逻辑电路设计的第一步是根据具体的逻辑问 题，画出时序逻辑电路的状态转换图。设所设计的电路为4位同步二进制加法计 数器，即十六进制加法计数器。根据计数器状态转换的特点可得十六进制加法计 数器的状态转换图如图4-38所示。根据时序逻辑电路的状态转换图可画出时序逻辑电路状态变量末态的卡诺 图如图4-39所示。画图4-39的方法是：将纵，横坐标的变量当作触发器的初态，根据初态值 找出初态值所对应的最小项位置，将触发器的末态写在最小项方框内分式的分子 上，将时序逻辑电路的输出状态写在最小项方框内分式的分母上。例如，初态为0111，在

6、0111所对应的最小项位置上写末态和输出状态的分 式为 1000/0。为了利用卡诺图进行逻辑函数式的化简，将图 4-39所示的卡诺图拆成如图 4-40所示的五张，每一张卡诺图都表示一个触发器的末态随初态变化的逻辑函 数关系，对这些卡诺图进行化简可得时序逻辑电路中各触发器的状态方程。m、aa1/01100i1 j11il00110A0111KI 110 谜制讣址誥存融发器状七吏就何匚谒图根据图4-40可得各触发器的状态方程和输出方程为Q=Q22 3 + (0? +01 +0o)Qs = QQiQqQ* +0】Qi0q2qj+i = qgQ + +d)2=mea +me2( 4-29)er1 =

7、q0y=Q3Q2Q1Q0若选择JK触发器来搭建电路，因JK触发器的状态方程为 广二 利用比较系数的方法可得电路的驱动方程为(4-30)J3=K3= QAQq 二疋2 二 QiQc二疋1二Qq几*=1根据式4-30搭建的电路如图4-41所示4 ikAAA_AH 1-11 4ft :MWvKABttffi在实际生产的计数器芯片中，为了增加芯片的功能和使用的灵活性，通常在电路中附加有扩展功国】121位|n：碰肌計数遵门的世乍剧曲；能的控制输入端。4位同步二进制数计数器74161的逻辑图如图4-42( a)所示, 图4-42 (b)为74161的符号。由图4-42(a)可见，集成电路74161除了图4

8、-41所示的几个引脚外，还增加 了并行数据输入端D, D, D，D0,置零(复位)控制信号输入端R，预置数控制信号输入端_?，工作状态控制端EP和ET。正确使用74161的关键是熟悉这 些输入控制端引脚的功能，74161输入控制端引脚的功能表如表4-16所示表4-16 74161输入控制端引脚的功能表CPRLDEPET工作状态X0XXX置零H10XX预置数X1101保持X11X0保持（但C=0H1111计数由表4-16可见，当74161的I时，计数器被置零（复位），不管计数器原来处在什么状态，只要 二:的信号一出现，计数器的末态都是 0000。当/ L丨时，计数器进入预置数的状态，在触发脉冲的

9、作用下，并行数据 输入端的并行数据DDDD输入计数器，计数器的末态为 QQQQ= DsDDD;当5 =， =，且EP=ET=1寸，计数器才工作在计数的状态下。根据4位二进制数计数器的状态转换图可以很方便的画出电路的时序图，4位二进制计数器的时序图如图4-43所示。uiI i i i io IIII III=Ik-lII_III IIiHiiii i i i i r i iiIE1I III I I I I I I t IIi 13巾位同步 歲制WWitftJ由图4-43可见，若将CP当作输入的基准信号，从 Q引出输出信号，因Q0 是触发器FF。的输出信号端，单个触发器组成二进制计数器，所以，触

10、发器FF。0111 igOClfl-OIKI 1；IK)1 CiIHOj .Joiio a101II? 1I】1 ： 0x/xx/xx/xx/x|()|:| I-HCXJU 1x/xx/xMl 15同冶十適制计数黔的k制fl号的频率是组成二分频电路，从Q0引出信号的频率是CP信号频率的1/2 ;若 从Q引出输出信号，因Q是触发器FFi的输出信号端，两个触发 器组成四进制计数器，所以，触发器 FR和FFi组成四分频电路， 从Q引出信号的频率是CP信号频率的1/4 ;同理可得从Q3引出信 CP信号频率的1/8 ;从Q引出信号的频率是CP信号频率的1/16。在数字电路中将频率较高的输入脉冲信号 CP

11、变成频率较低的输出脉冲信号 的过程称为分频的过程，能够实行分频作用的器件称为分频器。因计数器有分频 的功能，所以，计数器在数字电路中，除了当计数器使用外，还大量的用作分频2 同步十进制计数器能够实现十进制数计数功能的器件称为十进制计数器。十进制计数器同样有加法和减法，同步和异步之分。设计同步十进制计数器的第一步也是画出时序逻辑电路的状态转换图，同步十进制加法计数器的状态转换图如图 4-44所示。圈4-加対曲十逍羽加I也讣业蛊的狀朮辕拠腔根据图4-44的状态转换图也可画出时序逻辑电路状态变量末态的卡诺图如 图4-45所示。图4-45中打X的各项表示电路的无关项。为了利用卡诺图进行逻辑函数式的化简

12、，必须将图4-45所示的卡诺图拆成如图4-46所示的五张。0000000010氓承述屮T0X。01QlQp 嗚(J：QX 00 01 Hao0lflu巧Q0 01 I I 10001/A0QLX0x沖010001Ll00piGis5qX 00 01 】Q0110()|(1卩i01001 T1屮屮00411100000000更X1IXx01J5OL1J00QI H 104-46网步十进制计址計输出堂h卜的诺国根据卡诺 图化简的方法可得时序逻辑电路中各触发器的状态方程和输出方程为QY = QQQ Qi + QqQh=Q1Q0Q2 +9i + Go )02 = 2io + Q1Q0Q2-1 : ：

13、：! ：:. Z I ：2 ： J ： _ Z ； I ： ： ： ： -L.C 4-31)QJ+1 = 6oF = QQ注意：上面对和进行化简的方法与前面介绍的内容有所差别。在对丄进行化简时，根据前面的知识，最小项mi5和mi应取0,此时 丄J 的最简表达式为比式4-31中的表达式更简单，但对称性不好。在搭建计数器电路时，为了使电路具有很好的对称性，通常令 JK 触发器的输入信号J=K,在这种情况下，JK触发器转化成T触发器，使用T触发 器搭建电路可以实现电路的对称性。为了使二的状态方程与T触发器的状态方程 J、丨相对应，特将最小项mi5和mi的值取1,化简得到式4-31所示的结果。U II

14、(J IU -根据前面的知识可知，对二J进行化简时，最小项mi5若取“ 1”，的最简表达式为|，该式虽然比式4-31中，的表达式更简 单，但 J最简表达式的第一项中不含触发器的初态 Q3项，列触发器的驱动方 程时需采用配项的方法将触发器的初态 Q3项前的系数求出，比较麻烦。为了避 免配项的麻烦，利用卡诺图进行触发器状态方程的化简时， 不能盲目的追求状态 方程的最简而将触发器的初态消掉。正确的化简法是：注意保留触发器的初态， 并使初态前的系数为最简。在利用T触发器搭建电路时还要对的状态方程进行处理，使状态方程的形式与T触发器状态方程的形式相对应。处理的过程如下Qz+1 QQQ S3 + GqCs

15、 = GQQG+G22 + Go 63=(Q2&Q0 +QQh)Qh + QoQs=(QQiQo + QoQQ- + Qf)Q + Q(jQQ(4-32)=(03 6100 +22)2 +(Co + So(23)0S=(& Q1Q0+ QqQ=(Ci&Go2i&Go 十 Qo Q mQoQwQ 2 Qi=(QQiQn +22)2 + 2032222=(QQiG + QoQJQm +(QQQ 口 +QoPJ2注意：在上面运算的过程中使用了覺和：*-：. 的关系。根据式4-32和式4-31可得触发器的驱动方程为爲=QqQiQq +22(4-33)為=QQqT = 2oG3竝=1It 1 17+进制

16、计数霜的辿外比根据式4-33搭建的电路如图4-47所示。因十进制计数器内部含有四个触发器，四个触发器可输出 4位二进制数，4 位二进制数可描述16种状态。十进制计数器仅用这16种状态中的10种，还有 6种状态作为电路的无关项没有用。计数器在正常工作的状态下，电路的状态应处在有效循环的圈内，这些无关 项将不会出现。但是，计数器在刚接通电源工作的时候，这些无关项有可能出现。 当无关项出现的时候，电路处在无效循环的工作状态下，在触发脉冲的作用下， 电路的状态可以从无效循环自动进入有效循环的过程称为自启动。为了计数器工作的稳定性，要求计数器应工作在能够自启动的状态下。 为了保证所设计的计数 器可以自启

17、动，电路设计完之后，应对所设计的电路进行自启动的分析。当自启动分析证明所设计的电路具有自启动的功能时， 所设计的电路才是合 理的。若自启动分析证明所设计的电路没有自启动的功能， 应改进电路的设计使 电路具有自启动的功能。根据例 4-3所介绍的方法可得图4-47所示电路包含自 启动过程的状态转换图如图4-48所示。此ZR时年世樹电務检过程的状缶转换阳由图4-48可见，图4-47所示的电路具有自启动的功能。在图 4-47电路的基础上增加与 74161芯片相同的控制信号输入端即可组成同步十进制加法计数器集成电路芯片74160。图4-49(a)是74160芯片的逻辑图，图4-49 (b)是74160芯

18、片的 符号。Lt t-19 713UI 芯片旳逕*11轻(b)U1LI0000 0：1 (MOI ：U i.-iiiiinn i：i.in 01(11 o：JOI I - II110(). i iLIIO.O! 101 0pjl/O:UOl.l oin iirmi .1l I 51同弘I追划忒也计故崔的F；诺汕正确使用74160芯片的关键也是熟悉这些输入控制端引脚的 功能，因74160芯片输入控制端引脚的功能与74161芯片输入控 制端引脚的功能表完全相同，所以表4-16也是74160芯片输入控 制端引脚的功能表。在设计电路的过程中，为了保证所设计的计数器具有自启动的功能，可以在 逻辑抽象时预

19、先设定自启动的过程，如图4-50所示。国1-50十用制址眩讣故器的吭尙转挾冒例4-5设计同步十进制减法计数器，设该计数器的状态转换图预先设定为如图4-50所示的形式。解自启动过程设定以后，计数器电路中，触发器状态方程的卡诺图已经 不包含无关项。与图4-50状态转换图相对应的卡诺图如图 4-51所示。根据前面所介绍的方法将图4-51所示的卡诺图拆成5张，并对卡诺图进行 化简，可得组成计数器的各触发器的状态方程和输出方程为6 = (016120)61 +(Ci+&)GaT-1 = L- L- ： l- 1 i - jC 4-34)防1 = Qo若选择D触发器来搭建电路，根据 D触发器的状态方程 V

20、-匚，可得电路的驱动方程为+ QiQiQQi = Q2Q1QQ Q3 +22 +Q2 +鸟2(4-35)6 = (Qs. QiQoQ + (2i + 2o)Gj = QwQQQq + Q1Q2 +QQ) D Qq (03 + )Gi + 2a Ci = Q0Q3Q1 + Q0Q2Q1 + Q9Q1a = Qo因时序逻辑电路是由触发器和组合逻辑电路组成，利用PLD器件搭建组合逻辑电路非常简单，所以，时序逻辑电路可以由PLD器件和触发器组成。利用PLD器件和D触发器组成的同步十进制减法计数器的逻辑图如图4-52所示。同步加法计数器和减法计数器是数字电路中常用的时序逻辑电路，目前，市 场上已经有可实

21、现加法或减法计数功能的集成电路计数器，典型的同步十进制可逆计数器芯片是74LS19Q 74LS190芯片在不同的输入控制信号作用下，可实现 加法或减法计数的功能。74LS190的功能表如表4-17所示。74LS190的符号与 74160芯片的符号相同，差别仅在状态控制端引脚的名称上。表4-17 74LS190输入控制端引脚的功能表CPSLDUfD工作状态X11X保持XX0X预置数010加法计数FL011减法计数3.任意进制的计数器能够实现N进制计数功能的计数器称为任意进制的计数器。任意进制的计数 器可以利用前面介绍的方法来设计实现，也可以利用现有的十进制或十六进制集 成电路计数器通过适当的连接

22、来实现。 显然，利用现有的十进制或十六进制集成 电路计数器通过适当的连接来实现任意进制的计数器比较简单，下面来介绍连接的方法。（1） NM的情况设已有M进制的集成电路芯片，现要将该芯片改成N进制的计数器，且NM 下面以一个具体的例子来说明连接的方法。例4-6 用十进制加法计数器芯片74160组成同步七进制加法计数器。解在74160的状态转换图上设法将3（ 10-7=3）个状态跳越掉，即可组 成七进制的计数器，七进制加法计数器的状态转换图如图4-53所示。611-53七进制抑汎嚣的狀恵牺換曲图4-53说明在十进制加法计数器上设法将 0111, 1000和1001三个状态跳 跃掉，将十进制的计数器

23、变成七进制的计数器。根据74160芯片的功能表可知,跳跃可以在异步置零输入端 二或预置数输入端二加适当的信号来实现。图 4-53说明两种不同的连接方法的跳跃情况。(a) 一EpUh Mi Qj ET 71160 LPDi Dj4 5VUEH-56七进捌i|救搭的建接沱当输入的器复位，输出CP信号变成低电平0时，低电平0的信号使基本RS触发Q=Q 二二，74160的复位信号消失，74160进入正常的计数状态。采用异步置零输入端改进电路较麻烦，所以，在实际电由上面的分析可见，路中通常是采用4-54 (b)所示的电路进行任意进制计数器的改接。若实际的电路只要求是七进制的计数器，并不要求一定要从000

24、0开始计数,还可以采用如图4-56所示的电路实现七进制计数器的连接。图4-56电路的工作原理是：当74160的状态为1001时，74160的进位信号 输出端c输出高电平的进位信号，该信号经非门电路产生:的预置数信号输入74160的预置数信号输入端，使74160进入预置数的工作状态，在 CP触发 脉冲的驱动下，74160将并行数据输入端的信号0011输入计数器，使计数器的 状态变成0011,将74160的三个状态0000, 0001和0010跳跃掉，组成七进制 的计数器。(2)NMW情况在NM的情况下，必须用多片M进制的计数器组合成N进制的计数器。在组 合的过程中，片与片之间的连接方式有串行进位

25、和并行进位两种，进制改变的方 法也有整体复位和整体置数两种，下面以具体的例子来说明任意进制计数器的组 成方法。例4-7用十六进制加法计数器74161组成同步六十进制加法计数器。N大于十六进制计数器的M,所以，要用两片74161解因六十进制计数器的 来组成六十进制的计数器。图1-57用申彳了址4方式钮成的六卜M岫&S因60可写成10X6,也可 写成5X 12等。这种情况说明，在N可分解为两个小于 M的因数M和M相乘时， 可采用串行进位或并行进位的方式将进制分别为 M和M的两个计数器串联组成N 进制的计数器。以10X 6为例，用串行进位方式组成的六十进制计数器如图 4-57 所示。该电路的工作原理

26、是：芯片74161 （1）组成十进制的计数器，芯片74161 （2） 组成六进制计数器。当芯片74161（ 1）的输出为1001时，与非门G的输出为低 电平信号，该输出信号除了产生芯片74161（ 1）所需的预置数的信号外， 还作为芯片74161（ 2）的触发信号。在CP触发信号的驱动下，芯片74161（ 1） 被置数回到初态0000的同时，与非门G的输出从0跳变为1,产生一个脉冲上 升沿，触发芯片74161 （2）计数一次。上述的工作过程说明，芯片74161（ 1）计数十个脉冲，芯片74161（2）计 数一个脉冲。两个计数器之间的进制为十进制，两个计数器进制数相乘的结果为 六十，组成六十进制

27、的计数器。由图4-57可见，串行进位连接方式的特点是第一片的进位信号与第二片的 触发脉冲信号以串联的形式相连接，所以，称为串行进位连接方式。工作在串行 进位连接方式的两片计数器处在异步工作的状态下，因这种工作状态不利于整体 复位或置数功能的实现，所以在实际电路中通常采用并行进位的方式来连接电 路。用并行进位方式组成的六十进制计数器如图4-58所示。-=04 “-二=071l，：pQpQ? Q吃,L田血6址Qu：釦 7116 l)LD37 1161 12) LD% Dl u, dK3 +5131 l 1M4-59用片廿13位丹式加成的人十进制计歎：!：由图4-58可见，并行进位方式两片计数器的触

28、发信号是相同的，工作在同 步计数的状态下。并行进位方式计数器的工作原理是：在工作的过程中，因芯片 74161（ 1）的 EP和ET控制端接高电平信号1,该芯片始终工作在计数的状态下；因芯片74161（2）的EP和ET控制端通过非门电路与芯片74161（ 1）译码电路与非门G的输 出信号相接，只有当与非门G输出低电平时，芯片74161（2）才进入计数的工 作状态，反之芯片74161（ 2）不计数。由图4-58可见，芯片74161（ 1）为十进制计数器，芯片74161（2）为六进 制计数器。当芯片74161（ 1）的状态为1001时，与非门G输出低电平，该信号 通过非门电路成为高电平，使芯片 74

29、161 （2）的EP和 ET控制端为高电平，芯 片74161 （2）进入计数的状态，在触发脉冲的驱动下，芯片74161 （1）回到初态0000的同时，芯片74161 （2）计数一个输入脉冲后退出计数的状态。综上所述可得图4-58电路动作的特点是：第一片芯片计数十个脉冲，第二片芯片只计数一个脉冲，两片计数器进制数相乘的结果为60,所以，图4-58所示的电路为六十进制计数器。5Vli 11HS?OIVccLT _ 7 K8I 也 RBOA J, A | A 2 A i gdva b c d e fVecEYjjT憫!_0ai/RBOCRBI A 0 A I A A ;lGND1I PHEpOo Q

30、 0/ 0.吃 P Hill ()L0 P% Dj 内 d/ i n j_14#=wEjjQi Q i? i 一 酊列国【命氓叫D.皿R -5V制I 59 A I幼:h!讣数肚故的忖示电胳在图4-58电路的基础4-59所示的六十进制计数上，接上显示译码器和七段字符显示器即可组成如图 器数码显示电路。图4-59所示电路的工作原理是：从计数器 74161（ 1）和74161 （20输出的 二进制数代码，分别输入显示译码器 7448的数据输入端，驱动数码显示管显示 09和05的数码，给出60进制数码显示的结果。若给图4-59所示的电路提供精确的秒脉冲信号 CP图4-59所示的电路即可 组成电子钟秒针

31、时间显示电路。再搭建一个与图4-59完全相同的六十进制计数器显示电路，并将秒针时间显示电路的进位输出信号作为该电路的触发脉冲信 号，即可组成电子种的分针时间显示电路。 在分针时钟显示电路的前面再加一级 12进制或24进制的计数器显示电路，并将分针时间显示电路的进位输出信号作 为该电路的触发脉冲信号，即可组成时针时间显示电路。时针时间显示电路，分针时间显示电路和秒针时间显示电路组合起来，即可 组成用数码显示的电子钟。利用计数器组成的分频器，对晶体振荡器输出的高频 信号进行分频处理后，可获得电子钟所需的秒脉冲信号（第5章介绍）。例4-7说明的是N=MK M的情况，当N不能写成MX M的情况下，必须

32、用整 体置数或整体置零的方法来组成任意进制的计数器。整体置数的特点是：多片计数器采用并行进位的连接方式，且各计数器预置数输入控制端二连接在一起。i ef& Qi Oj U if 一即7Hfii回 rP7(P0l| D| D：. D?R阁i也 皱叽?-竝出话/,纽成的W M 和器整体置零的特点EpOn Qi Qj QjcI 73161 I J) LOxrq是：多片计数器采用并行进位的连接方式，且各计数器置零输入控制端F连接在一起。因整体置数电路较整体置零电路工作的可靠性高，所以，实际电路大多是采 用整体置数的连接方法。采用整体置数连接方法的电路如图4-60所示。例4-8 试分析图4-60所示电路

33、的进制数，并说明该电路的分频比是多 少。解图4-60所示的电路由两级并行进位方式组成的任意进制计数器，其 中的74161（ 1）芯片的EP和ET控制端接高电平，该芯片在任何时刻都处在计 数的工作状态下，该芯片的输出信号为任意进制计数器输出二进制数的低位；因74161（ 2）芯片的EP和 ET控制端接74161 （1）芯片的进位信号输出端 C,所以, 74161 （2）芯片只有在74161（ 1）芯片有进位输出信号时才处在计数的工作状 态下。因74161为十六进制的计数器，所以，74161（2）芯片计数状态的特点是， 输入16个脉冲，74161（ 2）只计数一个脉冲。因图4-60电路的两个计数器芯片的预置数输入控制端_相连，所以，图4-60所示电路为整体置数连接方式的任意进制计数器。预置数信号由与非门电 路组成的译码器来提供。由图4-60可见，当芯片74161（2）的输出为0101，芯 片74161（ 1）的输出为0010时，由与非门电路组成的译码器输出为低电平0的信号。在该信号的作用下，图4-60所示的计数器电路将进入预置数的工作状态， 在CP信号的驱动下，