第4章 存储系统

1、第第4 4章章 存储子系统存储子系统 本章需解决的主要问题：本章需解决的主要问题： （1）存储器如何存储信息？）存储器如何存储信息？ （2）在实际应用中如何用存储芯片组成具有一定）在实际应用中如何用存储芯片组成具有一定 容量的存储器？容量的存储器？ 4.1 概述概述 4.1.1 4.1.1 存储系统的层次结构存储系统的层次结构 对存储器最基本的要求是：存储容量大、存取速度对存储器最基本的要求是：存储容量大、存取速度 快、成本价格低。快、成本价格低。 在同样的技术条件下，这些要求往往是相互矛盾，在同样的技术条件下，这些要求往往是相互矛盾， 彼此制约的。彼此制约的。 1.1.主存储器主存储器 （内

2、存）（内存） 主要存放主要存放CPUCPU当前使用的程序和数据。当前使用的程序和数据。 工作速度快工作速度快 具有一定存储容量具有一定存储容量 CPU Cache M1 主存储器主存储器 Mn D/T 外存储器外存储器 D/T 随机访问随机访问 主存储器一般由动态随机存储器主存储器一般由动态随机存储器DRAMDRAM组成。组成。ROMROM （2 2）辅存）辅存 （外存）（外存） 存放需要联机保存但暂不使用的存放需要联机保存但暂不使用的 程序和数据。程序和数据。 速度较慢速度较慢 容量大容量大 （3 3）高速缓存）高速缓存 存放存放CPUCPU在当前一小段时间内多次使用在当前一小段时间内多次使

3、用 的程序和数据。的程序和数据。 速度很快速度很快 容量小容量小 4.1.2 4.1.2 物理存储器与虚拟存储器物理存储器与虚拟存储器 虚拟存储器是依靠操作系统的支持来实现的，使用虚拟存储器是依靠操作系统的支持来实现的，使用 虚拟存储器技术可使计算机的内存看起来比实际内虚拟存储器技术可使计算机的内存看起来比实际内 存大。存大。 4.1.3 4.1.3 存储器的分类存储器的分类 （1 1）半导体存储器）半导体存储器 静态存储器：静态存储器： 速度快速度快 信息易失信息易失 （只读存储器除外）。（只读存储器除外）。 作主存、高速缓存。作主存、高速缓存。 （2 2）磁表面存储器）磁表面存储器 1.1

4、.物理存储机制物理存储机制( (存储介质存储介质) ) 利用双稳态触发器存储信息利用双稳态触发器存储信息 动态存储器：动态存储器： 利用电容上的存储电荷暂存信息利用电容上的存储电荷暂存信息 容量大，容量大，长期保存信息，长期保存信息， 利用磁层上不同方向的磁化区域表示信息。利用磁层上不同方向的磁化区域表示信息。 非破坏性读出，非破坏性读出， 作外存。作外存。 速度慢。速度慢。 2. 2. 存取方式存取方式 （3 3）光盘存储器）光盘存储器 速度慢。速度慢。 随机存取：随机存取： 可按地址访问存储器中的任一单元，可按地址访问存储器中的任一单元， 利用烧孔利用烧孔( (融坑融坑) )的有无表示信息

5、。的有无表示信息。 容量很大，容量很大， 非破坏性读出，非破坏性读出， 长期保存信息，长期保存信息， 作外存。作外存。 （1 1）随机存取存储器）随机存取存储器(RAM)(RAM) 访问时间与单元地址无关。访问时间与单元地址无关。 （2 2）只读存储器）只读存储器(ROM)(ROM) （3 3）顺序存取存储器（）顺序存取存储器（SAMSAM） 访问时读访问时读/ /写部件按顺序查找目标地址，访问时间与写部件按顺序查找目标地址，访问时间与 数据位置有关。数据位置有关。 等待操作等待操作 （4 4）直接存取存储器（）直接存取存储器（DAMDAM） 读读/ /写操作写操作 两步操作两步操作 访问时读

6、访问时读/ /写部件先直接指向一个小区域，再在该区写部件先直接指向一个小区域，再在该区 域内顺序查找。访问时间与数据位置有关。域内顺序查找。访问时间与数据位置有关。 三步操作三步操作 定位（寻道）操作定位（寻道）操作 等待（旋转）操作等待（旋转）操作 读读/ /写操作写操作 3. 3. 存储器在系统中的位置存储器在系统中的位置 主存、外部存储器和高速缓冲存储器。主存、外部存储器和高速缓冲存储器。 4.1.4 4.1.4 存储器系统的关键特性存储器系统的关键特性 1. 1. 存取时间存取时间 从存储器收到读从存储器收到读( (或写或写) )申请命令，到从存储器读出申请命令，到从存储器读出 ( (

7、或写入或写入) )信息所需的时间。信息所需的时间。用T TA A表示。表示。 对于随机存储器，存取时间是指从地址传送给存储器 开始，到数据已经被存储或能够使用的时候为止。 对于非随机存储器，存取时间是把读/写部件定位到 所要存储的位置所花费的时间。 2. 2. 存取周期存取周期 存储器做连续访问操作过程中一次完整的存取操作存储器做连续访问操作过程中一次完整的存取操作 所需的全部时间。所需的全部时间。用T TM M表示。表示。 主要是针对随机存储器的。它是指本次存取开始到主要是针对随机存储器的。它是指本次存取开始到 下一次存取开始之间所需的时间。下一次存取开始之间所需的时间。 存取时间。存取时间

8、。 附加时间。附加时间。 许多存储器的读出操作是破坏性的，许多存储器的读出操作是破坏性的， 所以在读出信息的同时要立即重新写回。所以在读出信息的同时要立即重新写回。 3. 3. 数据传输率数据传输率 是数据传入或传出存储器的速率。是数据传入或传出存储器的速率。 对于随机存储器，它等于对于随机存储器，它等于1/1/周期周期 对于非随机存储器，有：对于非随机存储器，有：T TN N= =T TA A+ +N N/ /R R T TN N= =读或写读或写N N位的平均时间位的平均时间 T TA A= =平均存取时间平均存取时间 N N = =位数位数 对于非随机存储器，存取时间是把读/写部件定位到

9、 所要存储的位置所花费的时间。 R R = =传输率，单位：位数传输率，单位：位数/ /秒秒 4.2.2 4.2.2 静态静态MOSMOS存储单元与芯片存储单元与芯片 1.1.静态静态MOSMOS存储单元电路举例存储单元电路举例 （1 1）组成）组成 V1V1、V3V3：MOSMOS反相器反相器 VccVcc 触发器触发器 V3V3 V1V1 V4V4 V2V2 V2V2、V4V4：MOSMOS反相器反相器 V5V5V6V6 V5V5、V6V6：控制门管：控制门管 Z Z Z Z：字线，：字线，选择存储单元选择存储单元 位线，位线，完成读完成读/ /写操作写操作 W WW W W W、W W：

10、 4.2 半导体存储原理及存储芯片半导体存储原理及存储芯片 （3 3）工作原理）工作原理 写入：写入： 若写入若写入0 0，则在，则在W W上加上加 低电平、低电平、W W加高电平。加高电平。 （2 2）定义）定义 “0”“0”：V1V1导通，导通，V2V2截止；截止；“1”“1”：V1V1截止，截止，V2V2导通。导通。 若写入若写入1 1，则在，则在W W上加上加 高电平、高电平、W W加低电平。加低电平。 VccVcc V3V3 V1V1 V4V4 V2V2 V5V5V6V6 Z Z W WW W 保持：保持： Z Z：加低电平，加低电平， V5V5、V6V6截止，该单元未截止，该单元未

11、 选中，保持原状态。选中，保持原状态。 只要电源正常，保证只要电源正常，保证 向导通管提供电流，向导通管提供电流， 便能维持一管导通，便能维持一管导通， 另一管截止的状态不另一管截止的状态不 变，变，称称静态静态。 Z Z加高电平加高电平 低低 高高 高高 低低 VccVcc V3V3 V1V1 V4V4 V2V2 V5V5V6V6 Z Z W WW W 如果源存信息为如果源存信息为0 0，即，即V1V1导通。则字线为高后，导通。则字线为高后，W W将通将通 过过V5V5，V1V1到地形成放电回路，有电流经到地形成放电回路，有电流经W W流入流入V1V1，经，经 放大为放大为0 0信号。信号。

12、 如果源存信息为如果源存信息为1 1，即，即V2V2导通。则字线为高后，导通。则字线为高后，W W将通将通 过过V6V6，V2V2到地形成放电回路，到地形成放电回路，W W上有电流，经放大为上有电流，经放大为1 1 信号。信号。 读出：读出：W W与与W W充电至高充电至高 电平。然后对字线加电平。然后对字线加 正脉冲。正脉冲。 上述读出过程并不改变双稳态电路原有状态，属于非上述读出过程并不改变双稳态电路原有状态，属于非 破坏性读出。破坏性读出。 如果原存信息为如果原存信息为0 0，即，即V1V1导通。则字线为高后，导通。则字线为高后，W W将通将通 过过V5V5，V1V1到地形成放电回路，到

13、地形成放电回路，有电流经有电流经W W流入流入V1V1，经，经 放大为放大为0 0信号。信号。 如果原存信息为如果原存信息为1 1，即，即V2V2导通。则字线为高后，导通。则字线为高后，W W将通将通 过过V6V6，V2V2到地形成放电回路，到地形成放电回路，W W上有电流，经放大为上有电流，经放大为1 1 信号。信号。 2.2.静态静态MOSMOS存储芯片举例存储芯片举例 例例.SRAM.SRAM芯片芯片21142114（1K1K4 4位位40964096） （1 1）内部结构）内部结构 存储矩阵分为存储矩阵分为4 4个位平面，每面个位平面，每面1K1K1 1位。位。 每面矩阵排成每面矩阵排

14、成6464行行1616列。列。 X0X0 行译码 行译码 6 6位行地址 位行地址 X63X63 列译码列译码 Y0Y0Y15Y15 64641616646416166464161664641616 1K1K1K1K1K1K1K1K X0X0 行译码 行译码 6 6位行地址 位行地址 X63X63 列译码列译码 Y0Y0Y15Y15 4 4位列地址位列地址 64641616646416166464161664641616 1K1K1K1K1K1K1K1K XiXi 读读/ /写线路写线路 YiYi W WW WW WW W 两级两级 译码译码 一级：一级： 地址译码，地址译码， 选择字线、位线

15、。选择字线、位线。 二级：二级： 一根字线和一根字线和 一组位线交叉，一组位线交叉， 选择一位单元。选择一位单元。 （2 2）引脚）引脚 地址端：地址端： 21142114（1K1K4 4） 1 19 9 10101818 A6 A5 A4 A3 A0 A1 A2 CS GNDA6 A5 A4 A3 A0 A1 A2 CS GND Vcc A7 A8 A9 Vcc A7 A8 A9 I I/ /O O1 1I I/ /O O2 2I I/ /O O3 3I I/ /O O4 4WEWE A9A9A0A0（入）（入） 数据端：数据端： I/OI/O1 1I/OI/O4 4（入（入/ /出）出）

16、控制端：控制端： 片选片选CSCS = 0 = 0 选中芯片选中芯片 = 1 = 1 未选中芯片未选中芯片 写使能写使能WEWE = 0 = 0 写写 = 1 = 1 读读 电源、地电源、地 tRC tA tCO tOTD tOHA tCX 地址地址 CS Dout （3 3）读写时序）读写时序 读周期读周期 tRC 读周期。两次读出的最小间隔。有效地址在此期间维持不变。读周期。两次读出的最小间隔。有效地址在此期间维持不变。 tA 读出时间。从地址有效到输出稳定。稳定后允许撤销片选信号读出时间。从地址有效到输出稳定。稳定后允许撤销片选信号 。tCO 片选有效到输出稳定。稳定后允许撤销片选信号及

17、读命令。片选有效到输出稳定。稳定后允许撤销片选信号及读命令。 tCX 片选有效到数据有效。片选有效到数据有效。tOTD 片选无效到数据输出变为高阻态。片选无效到数据输出变为高阻态。 tOHA 地址改变后数据输出的维持时间。地址改变后数据输出的维持时间。 3.3.静态随机存储器技术静态随机存储器技术 访问速度快访问速度快 提高访问速度提高访问速度 功能多样化功能多样化 发展过程发展过程 速度要求至关重要的应用中速度要求至关重要的应用中 4.2.3 4.2.3 动态动态MOSMOS存储单元与芯片存储单元与芯片 原理：原理： 特点：特点： 不需要双稳态电路，因而可以简化结构。降低芯不需要双稳态电路，

18、因而可以简化结构。降低芯 片功耗。使芯片集成度得到提高。片功耗。使芯片集成度得到提高。 这种存储器需要定期刷新才能保存信息不变，所这种存储器需要定期刷新才能保存信息不变，所 以称为动态存储器。以称为动态存储器。 将存储信息以电荷的形式存于电容之中。将存储信息以电荷的形式存于电容之中。( (这种电这种电 容可以是容可以是MOSMOS管栅极电容，或者是专用的管栅极电容，或者是专用的MOSMOS电容。通电容。通 常定义电容充电至高电平为常定义电容充电至高电平为1 1；放电至低电平为；放电至低电平为0)0) 1.1.动态动态MOSMOS四管存储单元举例四管存储单元举例 （1 1）组成）组成 V1V1、

19、V2V2：记忆管：记忆管 C1C1、C2C2：柵极电容：柵极电容 V3V3、V4V4：控制门管：控制门管 Z Z：字线：字线 位线位线W W、W W： （2 2）定义）定义 “0”“0”：V1V1导通，导通，V2V2截截 止止 “1”“1”：V1V1截止，截止，V2V2导通导通 V1V1 V2V2 V3V3V4V4 Z Z W WW W C1C1C2C2 （C1C1有电荷，有电荷，C2C2无电荷）；无电荷）； （C1C1无电荷，无电荷，C2C2有电荷）。有电荷）。 （3 3）工作原理）工作原理 V1V1 V2V2 V3V3V4V4 Z Z W WW W C1C1C2C2 写入：写入： Z Z加

20、高电平加高电平 若要写入若要写入0 0，则在，则在W W上加上加 低电平、低电平、W W上加高电平。上加高电平。 若要写入若要写入1 1，则在，则在W W上加上加 高电平、高电平、W W上加低电平。上加低电平。 “0”“0”：V1V1导通，导通，V2V2截截 止止 “1”“1”：V1V1截止，截止，V2V2导通导通 （C1C1有电荷，有电荷，C2C2无电荷）；无电荷）； （C1C1无电荷，无电荷，C2C2有电荷）。有电荷）。 保持保持 Z Z：加低电平，加低电平， V3V3、V4V4截止，该单元未截止，该单元未 选中，保持原状态。信选中，保持原状态。信 息可暂存数毫秒。息可暂存数毫秒。 需定期

21、向电容补充电需定期向电容补充电 荷（动态刷新），荷（动态刷新）， 称称动态动态。 高高 低低 低低 高高 + + 四管单元是非破坏性读出，读出过程即实现刷新。四管单元是非破坏性读出，读出过程即实现刷新。 读出：读出：W W、W W先预充电至先预充电至 再根据再根据W W、W W上有无电流，上有无电流， 高电平，断开充电回路，高电平，断开充电回路， 读读1/01/0。 W W上有电流流过，放大上有电流流过，放大 后作为后作为0 0信号。信号。 继而对字线加高电平，继而对字线加高电平， W W上有电流流过，放大上有电流流过，放大 后作为后作为1 1信号。信号。 V1V1 V2V2 V3V3V4V4

22、 Z Z W WW W C1C1C2C2 “0”“0”：V1V1导通，导通，V2V2截截 止止 “1”“1”：V1V1截止，截止，V2V2导通导通 （C1C1有电荷，有电荷，C2C2无电荷）；无电荷）； （C1C1无电荷，无电荷，C2C2有电荷）。有电荷）。 若原存信息为若原存信息为0 0 若原存信息为若原存信息为1 1 与此同时，与此同时，W W通过通过V4V4对对C1C1 充电。补充泄漏电荷。充电。补充泄漏电荷。 + 高高 高高 2.2.单管动态存储单元单管动态存储单元 （1 1）组成）组成 C C：记忆单元：记忆单元V V：控制门管：控制门管Z Z：字线：字线W W：位线：位线 C C

23、W W Z Z V V C C （2 2）定义）定义 “0”“0”：C C无电荷，呈低电平无电荷，呈低电平V0V0 “1”“1”：C C有电荷，呈高电平有电荷，呈高电平V1V1 写入：写入：Z Z加高电平，加高电平，V V导通，导通， 在在W W上加高上加高/ /低电平，写低电平，写1/01/0。 （3 3）工作原理）工作原理 若要写入若要写入0 0，则在，则在W W上加低电平。上加低电平。 若要写入若要写入1 1，则在，则在W W上加高电平。上加高电平。 读出：读出： 根据根据W W线电位的变化，读线电位的变化，读1/01/0。 断开充电回路。断开充电回路。 Z Z加高电平，加高电平，V V

24、导通，导通， C C W W Z Z V V C C 保持保持 Z Z：加低电平，基本上无放电回路，其上电荷可暂存加低电平，基本上无放电回路，其上电荷可暂存 数毫秒。数毫秒。 单管单元是破坏性读出，单管单元是破坏性读出， 读出后需重写。读出后需重写。 W W先预充电，先预充电，其分布电容其分布电容CC充电至充电至VmVm V1V0 2 若原存信息为若原存信息为0 0，则，则W W将通过将通过V V向电容向电容C C充电，充电，W W本身的本身的 电平下降。电平下降。 若原存信息为若原存信息为1 1，W W的电平上升。的电平上升。 根据根据W W线电平变化的方向及幅度，线电平变化的方向及幅度，

25、可鉴别原存信息是可鉴别原存信息是0 0还是还是1 1。 显然读操作后显然读操作后C C上的电荷将发生上的电荷将发生 变化。变化。 3.3.存储芯片存储芯片 例例.DRAM.DRAM芯片芯片21642164（64K64K1 1位）位）25625625642564个个128128128 128 (1)(1)内部结构：内部结构： 128个读出放大器个读出放大器 128128 存储器阵列存储器阵列 128个读出放大器个读出放大器 128128 存储器阵列存储器阵列 行行 移码器移码器 列移码器列移码器 (0127) 128128 存储器阵列存储器阵列 行行 移码器移码器 128128 存储器阵列存储器

26、阵列 列移码器列移码器 (0127) 128个读出放大器个读出放大器128个读出放大器个读出放大器 地地 址址 锁锁 存存 器器 A7 A6 A5 A4 A3 A2 A1 A0 14 I/O 控控 制制 数据输出数据输出 缓冲器缓冲器 数据输入数据输入 缓冲器缓冲器 行时钟行时钟 缓冲器缓冲器 列时钟列时钟 缓冲器缓冲器 写允许时钟写允许时钟 缓冲器缓冲器 RAS CAS WE (2)(2)引脚：引脚： 地址端：地址端： 21642164（64K64K1 1） 1 18 8 9 91616 GND CAS DGND CAS Dout out A6 A3 A4 A5 A7 A6 A3 A4 A5

27、 A7 A7A7A0A0（入）（入） 数据端：数据端： D Din in（入） （入） 空闲空闲/ /刷新刷新 D Din in WE RAS A0 A2 A1 Vcc WE RAS A0 A2 A1 Vcc 分时复用，提供分时复用，提供1616位地址。位地址。 D Dout out（出） （出） 控制端：控制端： 片选片选 写使能写使能WEWE = 0 = 0 写写 = 1 = 1 读读 电源、地电源、地 行地址选通行地址选通RASRAS 列地址选通列地址选通CASCAS ：=0=0时时A7A7A0A0为行地址为行地址 高高8 8位地址位地址 ：=0=0时时A7A7A0A0为列地址为列地址

28、低低8 8位地址位地址 1 1脚未用，或在新型号中用于片内自动刷新。脚未用，或在新型号中用于片内自动刷新。 (3)(3)读读/ /写时序：写时序： 在准备好列地址后，发出列选，此时行选不撤销。在发在准备好列地址后，发出列选，此时行选不撤销。在发 出列选后，列地址应维持一段时间，以打入列地址锁存器。出列选后，列地址应维持一段时间，以打入列地址锁存器。 此后允许更换地址，为下一个读此后允许更换地址，为下一个读/写周期作准备。写周期作准备。 21642164（64K64K1 1） 1 18 8 9 91616 GND CAS Do A6 A3 A4 A5 A7GND CAS Do A6 A3 A4

29、A5 A7 空闲空闲/ /刷新刷新 Di WE RAS A0 A2 A1 VccDi WE RAS A0 A2 A1 Vcc 如果在发列选之前发读命令，将有助于提高读出速度。如果在发列选之前发读命令，将有助于提高读出速度。 在准备好行地址后，发出行选信号，将行地址打入片内在准备好行地址后，发出行选信号，将行地址打入片内 的行地址锁存器。为使行地址可靠输入，发出行选后，行地的行地址锁存器。为使行地址可靠输入，发出行选后，行地 址需要维持一段时间才能切换。址需要维持一段时间才能切换。 读周期读周期 在准备好列地址与输入数据后，才能发列选信号，此后在准备好列地址与输入数据后，才能发列选信号，此后 列

30、地址与输入数据均需维持一段时间，待列地址打入列地址列地址与输入数据均需维持一段时间，待列地址打入列地址 锁存器后，方可撤换列地址。待可靠写入之后，才能撤销输锁存器后，方可撤换列地址。待可靠写入之后，才能撤销输 入数据。入数据。 21642164（64K64K1 1） 1 18 8 9 91616 GND CAS Do A6 A3 A4 A5 A7GND CAS Do A6 A3 A4 A5 A7 空闲空闲/ /刷新刷新 Di WE RAS A0 A2 A1 VccDi WE RAS A0 A2 A1 Vcc 虽然发出了写命令，但在发出列选信号之前没有列线被虽然发出了写命令，但在发出列选信号之前

31、没有列线被 选中，因而还未真正写入，只是开始写的准备工作。选中，因而还未真正写入，只是开始写的准备工作。 在准备好行地址后，发出行选信号，此后行地址需要维在准备好行地址后，发出行选信号，此后行地址需要维 持一段时间，才能切换为列地址。持一段时间，才能切换为列地址。 写周期写周期 4.2.4 4.2.4 半导体只读存储器与芯片半导体只读存储器与芯片 1 1、掩模型只读存储器、掩模型只读存储器MROMMROM只能由生产厂家写入存储信息。 只能由生产厂家写入存储信息。 2 2、可编程、可编程( (一次编程型一次编程型) )只读存储器只读存储器PROMPROM 用户可以进行一次写入。用户可以进行一次写

32、入。 3 3、可重编程只读存储器、可重编程只读存储器EPROMEPROM 可以进行多次修改。但需要特殊的设备，用紫外线对芯可以进行多次修改。但需要特殊的设备，用紫外线对芯 片长时间直接照射进行擦除，然后再重新写入。片长时间直接照射进行擦除，然后再重新写入。 4 4、电擦除可重写只读存储器、电擦除可重写只读存储器EEPROMEEPROM 用加反向电压的方式进行原信息的擦除，且可以按存储用加反向电压的方式进行原信息的擦除，且可以按存储 位进行擦除。位进行擦除。 5 5、新一代可编程只读存储器、新一代可编程只读存储器FLASHFLASH（闪存）（闪存） 可以做到在线改写，即无需使可以做到在线改写，即

33、无需使FLASHFLASH离开系统即可修改其内容。离开系统即可修改其内容。 4.3.1 4.3.1 主存储器设计的一般原则主存储器设计的一般原则 4.3 主存储器的组织主存储器的组织 在设计和组成计算机系统中的主存储器时，往往在设计和组成计算机系统中的主存储器时，往往 需要需要选择一种或几种存储芯片选择一种或几种存储芯片构成主存系统，通过总线构成主存系统，通过总线 把把RAMRAM、ROMROM芯片芯片与与CPUCPU连接起来连接起来，使之协调工作。，使之协调工作。 1 1、驱动能力、驱动能力 对于对于CPU(CPU(或总线控制器或总线控制器) )，一般输出线的直流负载，一般输出线的直流负载

34、能力都是有限的，要保证所设计的存储系统稳定工作，能力都是有限的，要保证所设计的存储系统稳定工作， 就必须考虑输出端能带负载的最大能力。就必须考虑输出端能带负载的最大能力。 2 2、存储器芯片类型选择、存储器芯片类型选择 根据主存储器各区域的应用不同，在构成主存储根据主存储器各区域的应用不同，在构成主存储 器时，应选择适当的存储器芯片。器时，应选择适当的存储器芯片。RAMRAM、ROMROM。 3 3、存储器芯片与、存储器芯片与CPUCPU的时序配合的时序配合 选用存储芯片时，必须考虑它的存取时间和选用存储芯片时，必须考虑它的存取时间和CPUCPU的的 工作速度的匹配问题，即时序配合。工作速度的

35、匹配问题，即时序配合。 4 4、存储器的地址分配和片选译码、存储器的地址分配和片选译码 需要由许多单片的存储芯片才能组成一个整体的需要由许多单片的存储芯片才能组成一个整体的 存储系统。存储系统。 分配芯片地址，产生片选信号的问题。分配芯片地址，产生片选信号的问题。 5 5、行选信号、行选信号RASRAS与列选信号与列选信号CASCAS的产生的产生 CPU CPU发出的地址码是通过地址总线发出的地址码是通过地址总线同时同时送给存储器送给存储器 的。为了达到芯片地址引脚分时复用的目的，需要专门的。为了达到芯片地址引脚分时复用的目的，需要专门 的存储器控制单元来控制实现。的存储器控制单元来控制实现。

36、 DRAM DRAM存储器芯片的地址输入常采用分时复用的方存储器芯片的地址输入常采用分时复用的方 式，这样输入的地址相应分成了两个部分。高位地址作式，这样输入的地址相应分成了两个部分。高位地址作 为行地址，在为行地址，在RASRAS的控制下首先送入芯片；然后是低位的控制下首先送入芯片；然后是低位 地址，在地址，在CASCAS的控制下通过相同的引脚送入芯片。的控制下通过相同的引脚送入芯片。 CPU 存储存储 器控器控 制器制器 存存 储储 器器 地址地址 Clock 行列地址行列地址 Clock R/W R/W RAS CAS CS 数据数据 4.3.2 4.3.2 主存储器逻辑设计主存储器逻辑

37、设计 (1)(1)位扩展位扩展 例如：例如：PC/XTPC/XT机的主存容量值为机的主存容量值为1M1M8b8b，即，即1MB1MB，典型组成，典型组成 方式是用方式是用8 8片片1Mb(1M1Mb(1M1b)1b)的芯片拼接而成。的芯片拼接而成。 需解决：需解决：芯片的选用、芯片的选用、地址分配与片选逻辑、地址分配与片选逻辑、 信号线的连接。信号线的连接。 为了实现位扩展，各芯片的数据输入为了实现位扩展，各芯片的数据输入/ /输出线相拼接，如每输出线相拼接，如每 片分别与片分别与1 1位数据线相连，拼接为位数据线相连，拼接为8 8位。位。 编址空间相同的芯片，地址线与片选信号分别相同，可将它

38、编址空间相同的芯片，地址线与片选信号分别相同，可将它 们的地址线按位并联后与地址总线相连，共用一个片选信号。们的地址线按位并联后与地址总线相连，共用一个片选信号。 向存储器送出某个地址码，则向存储器送出某个地址码，则8 8块存储芯片的某个对应单元块存储芯片的某个对应单元 同时被选中。同时被选中。 A0 A19 D0 D7 A0 A19 D A0 A19 D A0 A19 D CSCSCS CS D1 (2)(2)字数字数( (编址空间编址空间) )扩展扩展 如果每片的字数不够，需用若干芯片组成总容量较大的存如果每片的字数不够，需用若干芯片组成总容量较大的存 储器，称为字数扩展。储器，称为字数扩

39、展。 在实际的主存储器中，可能只需位扩展，也可能既有字扩在实际的主存储器中，可能只需位扩展，也可能既有字扩 展又有位扩展。展又有位扩展。 将高位地址译码产生若干不同的片选信号，按各芯片在存储将高位地址译码产生若干不同的片选信号，按各芯片在存储 空间分配中所占的编址范围，分送给各芯片。低位地址直接送往空间分配中所占的编址范围，分送给各芯片。低位地址直接送往 各芯片，以选择片内的某个单元。各芯片，以选择片内的某个单元。 向存储器送出某个地址码，则只有一个片选信号有效，选中向存储器送出某个地址码，则只有一个片选信号有效，选中 某个芯片，而低位地址在芯片内译码选中某个单元，该芯片便可某个芯片，而低位地

40、址在芯片内译码选中某个单元，该芯片便可 写入或读出数据。写入或读出数据。 各芯片的数据线，则按位并联于数据总线。各芯片的数据线，则按位并联于数据总线。 A0 A9 A10 A11 D0 D7 A0 A9 D0 D7 A0 A9 D0 D7 A0 A9 D0 D7 A0 A9 D0 D7 CSCSCSCS 译 码 器 0 1 2 3 例例1.1.用 用21142114（1K1K4 4）SRAMSRAM芯片组成容量为芯片组成容量为4K4K8 8 的存储器。地址总线的存储器。地址总线A15A15A0A0（低）（低）, ,双向数据双向数据 总线总线D7D7D0D0（低）（低）, ,读读/ /写信号线写

41、信号线R/WR/W。 给出芯片地址分配与片选逻辑给出芯片地址分配与片选逻辑, ,并画出并画出M M框图。框图。 1.1.计算芯片数计算芯片数 （1 1）先扩展位数，再扩展单元数。）先扩展位数，再扩展单元数。 2 2片片1K1K4 4 1K1K8 8 4 4组组1K1K8 8 4K4K8 8 8 8片片 （2 2）先扩展单元数，再扩展位数。）先扩展单元数，再扩展位数。 4 4片片1K1K4 4 4K4K4 4 2 2组组4K4K4 4 4K4K8 8 8 8片片 存储器寻址逻辑存储器寻址逻辑 2.2.地址分配与片选逻辑地址分配与片选逻辑 芯片内的寻址系统芯片内的寻址系统 芯片外的芯片外的地址分配

42、地址分配与与片选逻辑片选逻辑 为芯片分配哪几位地址，为芯片分配哪几位地址， 以便寻找片内的存储单以便寻找片内的存储单 元元 由哪几位地址形由哪几位地址形 成芯片选择逻辑，成芯片选择逻辑， 以便寻找芯片以便寻找芯片 存储空间分配：存储空间分配： 4KB4KB存储器在存储器在1616位地址空间（位地址空间（64KB64KB）中占据）中占据 任意连续区间。任意连续区间。 64KB64KB 1K1K4 41K1K4 4 1K1K4 41K1K4 4 1K1K4 41K1K4 4 1K1K4 41K1K4 4 需需1212位地址位地址 寻址：寻址： 4KB4KB A11A11A0A0 低位地址分配给芯片

43、，高位地址形成片选逻辑。低位地址分配给芯片，高位地址形成片选逻辑。 芯片芯片 芯片地址芯片地址 片选信号片选信号 片选逻辑片选逻辑 1K1K 1K1K 1K1K 1K1K A9A9A0A0 A9A9A0A0 A9A9A0A0 A9A9A0A0 CS0CS0 CS1CS1 CS2CS2 CS3CS3 A A1111A A1010 A A1111A A1010 A A1111A A1010 A A1111A A1010 A A1515A A1212A A1111A A1010A A9 9A A0 0 0 0 0 0 0 0 0 0 任意值任意值 0 0 0 0 1 1 1 1 0 1 0 1 1

44、1 1 1 1 0 1 0 1 1 1 1 0 1 0 1 0 0 0 0 1 0 1 0 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 1 1 1 1 片选片选 芯片地址芯片地址 3.3.连接方式连接方式 （1 1）扩展位数）扩展位数 4 1K4 1K4 4 10 1K4 1K4 4 10 1K4 1K4 4 10 4 1K4 1K4 4 10 44 A9A0 D7D4 D3D0 4 4 R/W A11 A10 CS3 A11 A10 CS0 A11 A10 CS1 A11 A10 CS2 （2 2）扩展单元数）扩展单元数 （3 3）连接控制线）连接控制线 （4 4）形成片

45、选逻辑电路）形成片选逻辑电路 例例2.2. 1.1.计算容量和芯片数计算容量和芯片数 ROMROM区：区：2KB 2KB RAMRAM区：区：2KB 2KB 存储空间分配：存储空间分配： 2.2.地址分配与片选逻辑地址分配与片选逻辑 先安排大容量芯片（放地址低先安排大容量芯片（放地址低 端），再安排小容量芯片。端），再安排小容量芯片。 便于拟定片选逻辑。便于拟定片选逻辑。 共共5 5片片 某半导体存储器容量某半导体存储器容量4K4K8b8b。其中固化区。其中固化区2KB2KB 选用选用EPROMEPROM芯片芯片2716(2K2716(2K8b)8b)；工作区；工作区2KB2KB， 选用选用R

46、AMRAM芯片芯片2114(1K2114(1K4b)4b)。地址总线。地址总线A15A15 A0(A0(低低) )，双向数据总线，双向数据总线D7D7D0(D0(低低) )，读，读/ /写信写信 号线号线R/WR/W。 A A1515A A1414A A1313A A1212A A1111A A1010A A9 9 A A0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 0 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 0 0 0 0 0 1 1 1 1 0 0 0 0 4KB4KB 需需1212 位地位地 址寻址寻 址：址： A11A11A0A

47、0 低位地址分配给芯片，高位地址形成片选逻辑。低位地址分配给芯片，高位地址形成片选逻辑。 芯片芯片 芯片地址芯片地址 片选信号片选信号 片选逻辑片选逻辑 2K2K 1K1K 1K1K A10A10A0A0 A9A9A0A0 A9A9A0A0 CS0CS0 CS1CS1 CS2CS2 A A1111 A A1111A A1010 A A1111A A1010 任意值任意值 4K4K8b8b 2K2K8 8 1K1K4 41K1K4 4 1K1K4 41K1K4 4 R/W 2716 2114 2114 A9A0 2114 2114 A9A0A10A0 D7D4 D3D0 4 4 A11 A10

48、CS3 A11 CS0 A11 A10 CS2 3.3.连接方式连接方式 某半导体存储器，按字节编址。其中，某半导体存储器，按字节编址。其中， 0000H0000H07FFH07FFH为为ROMROM区，选用区，选用EPROMEPROM芯片芯片 （2KB/2KB/片）；片）；0800H0800H13FFH13FFH为为RAMRAM区，选用区，选用 RAMRAM芯片（芯片（2KB/2KB/片和片和1KB/1KB/片）。地址总线片）。地址总线 A15A15A0A0。给出地址分配和片选逻辑。给出地址分配和片选逻辑。 例例3.3. 1.1.计算容量和芯片数计算容量和芯片数 ROMROM区：区：2KB

49、2KB RAMRAM区：区：3KB 3KB 存储空间分配：存储空间分配： 2.2.地址分配与片选逻辑地址分配与片选逻辑 先安排大容量芯片（放地址低先安排大容量芯片（放地址低 端），再安排小容量芯片。端），再安排小容量芯片。 便于拟定片选逻辑。便于拟定片选逻辑。 共共3 3片片 A A1515A A1414A A1313A A1212A A1111A A1010A A9 9A A0 0 0 0 00 0 0 0 0 0 0 0 0 0 0 0 0 00 0 0 0 0 0 0 1 1 1 1 0 0 00 0 0 0 1 0 1 1 1 1 1 0 0 00 0 0 1 0 0 1 0 0 1

50、1 1 1 0 0 00 0 0 0 1 0 1 0 0 0 0 0 0 00 0 0 1 0 0 1 0 0 0 0 0 0 低位地址分配给芯片，高位地址形成片选逻辑。低位地址分配给芯片，高位地址形成片选逻辑。 芯片芯片 芯片地址芯片地址 片选信号片选信号 片选逻辑片选逻辑 2K2K 2K2K 1K1K A10A10A0A0 A10A10A0A0 A9A9A0A0 CS0CS0 CS1CS1 CS2CS2 A A1212A A1111 A A1212A A1111 5KB5KB 需需1313 位地位地 址寻址寻 址：址： ROMROM A12A12A0A0 64KB64KB 1K1K 2K2

51、K 2K2K RAMRAM A A1212A A1111A A1010 A A1515A A1414A A1313为全为全0 0 4.3.3 4.3.3 主存储器与主存储器与CPUCPU、系统总线的连接、系统总线的连接 1.1.系统模式系统模式 (1)(1)最小系统模式最小系统模式 CPU CPU输出地址线直接送往存储器，数据线也直接与存储芯片输出地址线直接送往存储器，数据线也直接与存储芯片 相连，相连，CPUCPU还发出读还发出读/ /写命令，送往芯片，称为最小系统模式。写命令，送往芯片，称为最小系统模式。 (2)(2)较大系统模式较大系统模式 稍具规模及其以上的计算机系统，都设置了一组甚至

52、多组稍具规模及其以上的计算机系统，都设置了一组甚至多组 系统总线系统总线，用来连接外围设备。系统总线中包含地址线，数据，用来连接外围设备。系统总线中包含地址线，数据 线以及一组控制信号线。线以及一组控制信号线。CPUCPU通过数据收发缓冲器、地址锁存器、通过数据收发缓冲器、地址锁存器、 总线控制器等接口芯片，形成了系统总线。总线控制器等接口芯片，形成了系统总线。 (3)(3)专用存储总线模式专用存储总线模式 CPUCPU通过这组专用总线访存，通过系统总线访问外围设备。通过这组专用总线访存，通过系统总线访问外围设备。 2.2.速度匹配与时序控制速度匹配与时序控制 在在CPUCPU内将操作时间划分

53、为时钟周期，每个时钟周期完成内将操作时间划分为时钟周期，每个时钟周期完成 一步一步CPUCPU内部操作，如一次传送或一次相加。可让时钟频率提高，内部操作，如一次传送或一次相加。可让时钟频率提高， 以适应以适应CPUCPU的高速操作。的高速操作。 通过系统总线的一次访存操作，占用一个总线周期。通过系统总线的一次访存操作，占用一个总线周期。 在同步方式中，一个总线周期可由数个时钟周期组成。大在同步方式中，一个总线周期可由数个时钟周期组成。大 多数主存的存取周期是固定的，因此一个总线周期包含的时钟多数主存的存取周期是固定的，因此一个总线周期包含的时钟 周期数可以事先不变；特殊情况下，也可安排基本时钟

54、周期数，周期数可以事先不变；特殊情况下，也可安排基本时钟周期数， 如果来不及完成读如果来不及完成读/ /写，则插入等待写，则插入等待( (延长延长) )周期。周期。 有的系统采用异步方式访存，根据实际需要来确定总线周有的系统采用异步方式访存，根据实际需要来确定总线周 期的长短，当存储器完成操作时发出一个就绪信号期的长短，当存储器完成操作时发出一个就绪信号READYREADY，总线，总线 周期需长则长，能短则短，与周期需长则长，能短则短，与CPUCPU时钟周期没有直接关系。时钟周期没有直接关系。 3.3.数据通路匹配数据通路匹配 数据总线一次能并行传送的位数，称为总线的数据通路宽数据总线一次能并

55、行传送的位数，称为总线的数据通路宽 度，常见的有度，常见的有8 8位、位、1616位、位、3232位、位、6464位几种。位几种。 大多数主存储器采取按字节编址，每次访存读大多数主存储器采取按字节编址，每次访存读/ /写写8 8位，以位，以 适应对字符类型信息的处理。适应对字符类型信息的处理。 这就存在一个主存与数据总线之间的宽度匹配问题。这就存在一个主存与数据总线之间的宽度匹配问题。 4.4.有关主存的控制信号有关主存的控制信号 存储芯片本身只需要最基本的控制命令，如存储芯片本身只需要最基本的控制命令，如R/WR/W、片选、片选CSCS， 或者为实现地址的分时输入将片选分解为或者为实现地址的

56、分时输入将片选分解为RASRAS与与CASCAS。 选择命令选择命令M/IOM/IO，低电平时选中主存，高电平时选中外围设，低电平时选中主存，高电平时选中外围设 备。有的计算机将这个选择信号称作备。有的计算机将这个选择信号称作MREQMREQ，典型的做法是将这，典型的做法是将这 个信号引至片选译码器的使能端。当个信号引至片选译码器的使能端。当MREQMREQ为高时，片选译码器为高时，片选译码器 的输出无效的输出无效( (即所有片选均无效，没有一个存储芯片被选中即所有片选均无效，没有一个存储芯片被选中) )， 存储器不工作。当存储器不工作。当MREQMREQ为低时，片选译码器有一个片选输出有为低

57、时，片选译码器有一个片选输出有 效，存储器工作。效，存储器工作。 不同的系统总线有其自身的约定标准，规定一些与主存相不同的系统总线有其自身的约定标准，规定一些与主存相 关的控制信号。关的控制信号。 有的系统总线将存储器选中信号与读写命令结合起来，分有的系统总线将存储器选中信号与读写命令结合起来，分 为两个控制信号：为两个控制信号：MEMW(MEMW(存储器写存储器写) )、MEMR(MEMR(存储器读存储器读) )。它们将。它们将 参与控制片选信号的产生，形成存储芯片所需的参与控制片选信号的产生，形成存储芯片所需的R/WR/W，或者，或者 WE(WE(写写) )，RD(RD(读读) )。 为了

58、扩展存储器容量，有的系统允许设置一个基本存储器为了扩展存储器容量，有的系统允许设置一个基本存储器 模板和一个扩展存储器模板，称为存储器重叠。相应地，系统模板和一个扩展存储器模板，称为存储器重叠。相应地，系统 总线送出存储器扩展信号总线送出存储器扩展信号MEMEXMEMEX：为低电平时，选择基本存储器：为低电平时，选择基本存储器 模板；为高电平时，选择扩展存储器模板。模板；为高电平时，选择扩展存储器模板。 设置字节控制信号设置字节控制信号BHEBHE，为高电平时选中高字节。，为高电平时选中高字节。 一般情况下，主存储器的存储周期是已知而且固定的，因一般情况下，主存储器的存储周期是已知而且固定的，

59、因 此可用固定的时序信号完成读此可用固定的时序信号完成读/ /写，不需要应答信号。某些特殊写，不需要应答信号。某些特殊 情况下，如主存与外围设备之间的直接传送，其操作完成时间情况下，如主存与外围设备之间的直接传送，其操作完成时间 有可能不固定，因此需要设置应答信号，如就绪信号有可能不固定，因此需要设置应答信号，如就绪信号READYREADY，或，或 传送应答信号传送应答信号XACKXACK等。等。 例例4.4. 1. 1. 芯片的选择芯片的选择 固化区：固化区：4KB 4KB 随机读随机读/ /写区：写区：8KB 8KB (4(4片片) ) (2(2片片) ) 共共6 6片片 设计一个容量为设

60、计一个容量为16KB(16KB(按字节编址按字节编址) )的存储器，的存储器， 从低地址向高地址依次为从低地址向高地址依次为4KB4KB固化区固化区( (选用选用 2KB/2KB/片的片的EPROMEPROM芯片芯片) )、4KB4KB的空区的空区( (无存储芯无存储芯 片片) )、8KB8KB的随机读的随机读/ /写区写区( (选用选用4K4K4 4位的位的RAMRAM 芯片芯片) )。CPUCPU的地址总线为的地址总线为A15A15A0(A0(低低) )，双向，双向 数据总线为数据总线为D7D7D0(D0(低低) )，读，读/ /写控制信号为写控制信号为 R/WR/W，访存请求信号为，访存