电容在高速PCB设计中的运用

1、最新 精品 Word 欢迎下载 可修改如何在Allegro中如何进行设计重用在现代设计中，设计的系统复杂度越来越高，速度也越来越高，产品的升级也越来越快，这样在每次的设计中从零开始的话，势必会增加劳动成本和时间。Allegro 就提供了多人合作的功能和设计复用的能力。 多人合作PCB 的步骤1. 进行合理的整体布局 2. 根据设计人员的情况进行分工，每人负责一个局部的PCB设计 3. 每个人在复制的PCB布局上面完成自己的部分 4. 每个人在完成自己的PCB局部设计后，开始导出自己的设计称为一个 sub-drawing。File-Export-Sub-Drawing；然后在Find 中只选中C

2、line和Via；然后利用鼠标进行要复制区域的拖拉选中；最后要给这部分指定一个参考点，为了准确期间，使用“Pick x y”命令；然后指定这个Sub-Drawing 的名字*.clp存盘。 5. 导入。File-Import-Sub-Drawing，选择要导入的 clp文件就可以了。定位的时候一定要对准位置，最好用“x x y”命令。否则会出现连不上的情况。 如何从gerber文件中复制部分线到Allegro中 1、 用 CAM350打开要复制的gerber文件，删除其它的线段，只留下要复制的线段 2、 File-Export-DXF 3、 在 Allegro 中，File- Import-D

3、XF，导入 DXF 文件，注意导入的时候会根据文件中的原点坐标自动对准，所以在CAM350 中导出的时候要注意线段相对于原点的位置 如何在Allegro中将2D-Line转换为Cline Tools-Derive Connectivity Allegro如何设定线长限制1,打开allegro setup-electrical constraint spreadsheet-net-routing-relative propagation delay2,鼠标右键system下面的文件名（brd 文件名）-creat-match group-输入一个自定义的name（比如PCI1)3,鼠标右键PCI

4、1-membership-match group-选中所有需要长度设定的net到members4,pin pairs 选longest pin pair， scope选global relative delay-delta:tolerance(mil),在下面填入公差（比如0mil：100mil）5,route 完成以后actual里面就会有net 长度显示，如果全部绿色则满足规则，所有的net相互之间的长度差别在100mil以内 如果是红色的，则说明不满足规则，看正负分别表示长或者短,调整至绿色ok电容在高速PCB设计中的应用探讨高速PCB设计电容的应用。电容是电路板上不可缺少的一个部分，并

5、且起到了至关重要的作用，探讨它具备至关重要的价值。您在设计中是否有这样困惑：我要用什么样的电容?需要多少这样电容?要如何放置这样的电容?带着这些疑问我们走入我们的正题笫部分、电容的分类电容在电路的设计中从应用上进行分类，可以将电容分为四类：1. AC耦合电容。主要用于GHz信号的交流耦合。 2. 退耦电容。主要用于保持滤除高速电路板的电源或地的噪声。 3. 有源或无源RC滤波或选频网络中用到的电容。 4. 模拟积分器和采样保持电路中用到的电容。 图1 电容器的四种应用类型在本文中我们将主要讨论第二大类退耦电容。电容从制造的材料和工艺进行分类，主要有以下不同形式的电容：1. NPO陶瓷电容器 2

6、. 聚苯乙烯陶器电容器 3. 聚丙烯电容器 4. 聚四氟乙烯电容器 5. MOS电容器 6. 聚碳酸酯电容器 7. 聚脂电容器 8. 单片陶瓷电容器 9. 云母电容器 10. 铝电解电容器 11. 钽电解电容器 在实际的设计中由于，价格、采购等各方面原因经常用的电容有：陶瓷电容、铝电解电容、钽电容。下面我们看看，各个电容的性能比较表：类型典型介质吸收优点缺点NPO陶瓷电容器吸收0.2电感低、电容值范围宽稳定性差。DA性能差、电压系数高云母电容器0.003高频损耗低、电感低、稳定性好、效率优于1外形尺寸很大、电容值低( SI/EMI Sim Probe进行后分析，如图19，这时候的传输线模型是真

7、正的有损传输线模型，包括过孔也被赋予其仿真模型，我们仍然可以进行反射、串绕、定时等的分析看布线结果是否真的符合规则。图 19 后分析提取拓朴 5.Bug Cadence 的 Allegro SPB 是一套 Bug 丛生的软件。另一套 Bug 丛生的软件是著名的“瘟酒吧”Windows 98，然而它们都是世界上最好的软件。我们永远在做 11 的数学题，哪里会有 Bug？但终究发现，也许最大的 Bug 便是没有 Bug。 没有 Bug 丛生软件的民族是悲哀的。 Allegro 使用中的一些细节为了便于大家察看pcb 版，我将Allegro 中遇到的一些细微的东西在此跟大家分享：1、 焊盘空心、实心

8、的显示 经常每个人都有自己视觉的习惯，有些人习惯空心焊盘而有些人则习惯实心的，当面对的板子和你自己的习惯矛盾时，可以用以下的方法来改变：在菜单中选SetupDrawing Options.，会弹出一个对话框：在Display 下的Filled pad 前面打勾，显示的就是实心焊盘，反之就是空心的。2、 Highlight 这个如果没有设定好的话，当我们高亮一个网络或者零件的时候，显示为虚线条，这样当放大屏幕的时候很难看清点亮的东西。没有设定好的话，当我们高亮一个网络或者零件的时候，显示为虚线条，这样当缩小屏幕的时候很难看清点亮的东西。按照如下的方法可以加以设定：在菜单中选SetupUser P

9、references，点选Display，在右侧的Display_nohilitefont 前面打勾，则高亮的物体显示为实心颜色，否则为虚线。这一点实际做一下对比就可以体会到。3、 显示平面层花盘 这点跟第1 点类似，在图一中的Thermal pads 中打勾即可；另外要想显示钻孔，只需选中Display drill holes。4、 DRC 显示为填充以及改变大小 显示填充：同样在图二的对话框中，选中右侧Display_drcfill 即显示填充的drc，否则为空心。改变大小：在图一的对话框中点开drc 则出现对话框：我们就可以更改drc 的大小，或者开、关drc。5、 改变光标的形状（大十

10、字、小十字等） 用惯PowerPCB 的人可能比较习惯光标是大十字，充满整个屏幕，可以作如下设定：在图二中，选中左侧Ui，在右侧Pcb_cursor 的下拉菜单中选不同的项，则可以实现不同的设定，其中Cross 是小光标，infinite 是大光标。6、 将整版显示为0mil 的线宽 在图二中选中右侧nolinewith 可以实现。7、 动态的显示布线长度 在图二的对话框中选中左侧的Etch，右侧选中Allegro_etch_length_on，这样在布线的时候就可以实时的显示已布线的长度，当然并不是所有时候都方便，有时候可能后觉得碍眼，看情况了。以上是我已发现的一些东东，不对指出还往指正。这

11、些都是很细节的问题，知道了可能会觉得很简单，不知道的话怎么找也找不着，当然还有很多没有发现的东西，如果你已经发现了，麻烦你告诉我一声，我再有什么发现的话还会继续与大家分享。Cadence电路板设计文件旋转角度教程有时候出于编制生产设备程序的要求，例如插件机，需要将电路板设计文件旋转一个角度。但很多同事反映Cadence电路板设计文件旋转角度并不容易，经过我的仔细摸索，找到了解决办法，具体步骤如下：1）电路板中锁定部分的解锁。先点击工具栏中的“Unfix”按钮，然后单击屏幕右侧的“Find”标签，点击“All On”按钮选中所有项目，然后用鼠标选中电路板的所有部分，完成对电路板中锁定部分的解锁。

12、建议在旋转电路板角度前都先做这一步，若跳过这步的话，电路板中锁定部分将不会随整体一起旋转。2）旋转电路板。选择菜单“EditMove”（或者点击工具栏中的“Move”按钮），然后单击屏幕右侧的“Find”标签，点击“All On”按钮选中所有项目，再单击“Option”标签，进行如图1所示设置，用鼠标选中电路板的所有部分，然后鼠标单击电路板中心位置，等待屏幕下方的提示信息区域显示完成所有元件移动的信息，再鼠标右击电路板图形，在弹出的对话框中选择“Rotate”，用鼠标拖电路板至合适角度后鼠标单击欲放置的位置，等待一段时间旋转完成。Allegro SI分析串扰教程1 概要 高速电路板在进行信号完

13、整性分析的时候，和反射一起的串扰噪声的影响也必须考虑。 本文将介绍串扰噪声的理论基础及如何使用Allegro PCB SI对串扰进行分析：2 所谓串扰噪声 Aggressor入侵网络 Victim受害网络 众所周知，信号传输线路周围有电磁场发生。当有多个传输线并行布线时，各自的电磁场互相作用、信号间的能量相互作用产生的信号波动。我们称为串扰噪声。 引起串扰噪声的原因、与耦合电容(互感电容) 与耦合电感(互感电感)是密切相关的。 互容是引起串扰的一个重要因素,互容是两导体间简单的电场耦合,这种耦合在电路模型中以互容的形式表现出来。互容将产生一个与入侵线上电压变换率成正比的噪声电流到受害线： 互感

14、是受到Aggressor导线上电流产生的电磁场的影响，在静止的Victim导线上产生感应电流的现象。感应电流一部分向Victim导线的近端（驱动器方向）产生正向的近端串扰，同时一部分感应电流流向Victim导线的远端（接受器方向）产生反向的远端串扰。 这种现象很容易让人联想到，传输线路像一条平静的河面,电场像水，信号像船，传输线路的耦合程度像岸堤的高度（高的岸堤耦合就弱）、波浪的大小表示串扰噪声的大小。A河,B河,C河的3个河排列流动的时候、考虑如果当船沿着正中的B河前进。 船前进的话水被推到前方、前方的波浪比较激烈（这个和远端串扰对应）。船后方、是与船一起伸长的航迹。（这个和近端串扰对应。）

15、 如果B河发生了的波浪、会流向岸堤内的A河。另一方面、波浪不易进入岸堤高的C河，而产生波浪。试着考虑如果在这里，船前进的速度变化了，船的速度上升的话根据船的前进发生的波浪将变得更大、作为结果A河的波浪也变大。 其次，试着考虑B河和并行流的距离长的情况、并行流的距离长、那么流入的水也就多、作为结果A河的波浪变得大。 上面是串扰噪声一个形象的概述，下面我们就用模拟的方法去确认串扰噪声的行为。3 Allegro PCB SI的串扰解析方法 Aggressor网络是并行网络中的3个的线路正中、左右2边为Victim网络的拓扑学(下图参照) 分析Victim网络的接收器波形的串扰噪声。下图为此次的模拟传

16、送线路的板层构成3.1 做线路长度的SWEEP分析 用Allegro PCB SI仿真从1050mm以10mm为间隔，做线路长度的sweep分析的结果。 互感电容互感电容和导线间距成反比。 互感电感互感电感和导线间距成反比。 串扰量 串扰量和导线间距成反比。 串扰波形 r网络的接收器波浪形根据分配导线间距离的变化，线路的特性阻抗也将变动，根据波形的显示，过冲量不会有太多的差异。m网络接收端波形导线间距变大的话，Victim网络的串扰噪声变得小。这是受互感电容和互感电感都变得小的影响。m驱动器端波形接收器方面的串扰噪声同样变小,串扰噪声的大小如图所示。4 使用了Allegro PCB SI的串扰

17、分析方法 一组Bus信号(时钟频率266MHz)如下图样品基板中的布线，Victim网络为网络的中央，Aggressor网络为相邻的网络，仿真模拟。4.1 串扰模拟(单一)方式串扰仿真(Receiver方面) 远边大约有振幅2v左右的串扰。(差动)方式串扰仿真ODD(差动)方式大约也有振幅2v左右串扰，但稍小于EVEN方式。4.2 综合仿真N方式综合仿真比较只考虑反射影响和考虑反射+串扰综合影响的结果的差别，由于串扰噪声的影响，驱动端方面53ps左右波形提前，接收端有65ps左右波形延迟。D方式综合仿真 比较通常分析的结果和综合分析的结果，由于串扰噪声的影响，驱动端有75ps左右波形延迟，接收

18、端有60ps左右波形提前。5 总括5.1 哪些网络属于Aggressor网络？ 时钟频率高的信号。(时钟信号，高速memory，bus信号等) 5.2 串扰噪声容易产生的状况？ Aggressor在网络里有大的过冲量产生。Aggressor网络和Victim网络的导线间距过小。 Aggressor网络和Victim网络有长距离并行布线。 5.3 串扰噪声对波形的影响 波形斜率的影响。 波形的延时偏离。 5.4 串扰噪声对策 对Aggressor网络，constraint设定最小导线间距， 在Aggressor网络的波形里限制过冲量，和反射对策一样。 传送线路的阻抗控制l 终端电阻的匹配l 线路

19、拓扑的最优化l 对Aggressor网络实施屏蔽 对Aggressor网络，在constraint规则管理器里设定并行线路距离的最大值。 抑制层间串扰噪声，可以通过改变层布线方向，建议邻接层90度布线。 5.5 最后 以前的印刷电路板设计，串扰对策只是根据以前经验来布局布线,不过，当BUS信号的时钟频率超过数百MHz，产品小型化低成本化越来越流行的今天，用仿真方法模拟串扰噪声，然后分配给信号网络最适合的constraint的设计方法，已经成为印刷电路板设计的成功钥匙。同时，时序规则要求严厉的高速memory bus的设计，串扰噪声的线路延迟，今后也将变的重要。用Cadence PCB SI分析

20、特性阻抗变化因素1、概要在进行PCB SI的设计时，理解特性阻抗是非常重要的。这次，我们对特性阻抗进行基础说明之外，还说明Allegro的阻抗计算原理以及各参数和阻抗的关系。2、什么是特性阻抗？2.1、传送线路的电路特性在高频率(MHz)信号中，把传送回路作为电路。2.1.1、电阻R电阻R是指普通的导线带有的欧姆电阻。R = L / S (S:横截面面积m2，L:导体长m，:金属（铜）的电阻率*m)。在高频频域范围内的话，根据表面效果和集合效果的影响，集中在导体表面电流流动，会使上面公式中的阻值变得更大。2.1.2、电容C电容C是指积蓄在导体间电荷的量。C = （S / d）F（:介电常数，S

21、:导体的横截面积，d:导体间的距离)2.1.3、电感L电流流动的导线必定有磁通量发生，根据这个产生的自感。L=0.002S2.3lg(2s/w+t)+0.5HS:导线长度(cm) W:导线宽度(cm) t:导线厚度(cm)2.1.4、电导G物体传导电流的本领叫做电导。对导体间的介电特性的反抗成分，表示容易电流的程度。G = 1 / R2.2、阻抗和特性阻抗的不同？阻抗表示电路部分对交变电信号流通产生的阻力，是传输线上输入电压对输入电流的比率值Z = V(x)/ I(x)特性阻抗特征阻抗是指信号沿传输线传播时，信号看到的瞬间阻抗的值。简单地讲，无限长传输线上各处的电压与电流的比值定义为传输线的特

22、性阻抗。Z0 = ( (R + jL) / (G + jC) ) (L / C)(RL，GCross-section1、 设定层结构和材料物质。2、 Width栏输入线宽的话，在Impedance栏会计算出特性阻抗。(Impedance输入目标阻抗的话，则会计算线宽。)1、 勾选Differential Mode2、 设定层结构和材料物质。3、 Coupling Type设定结合类型。（NONE: 不耦合，EDGE:同层耦合，BROADSIDE:邻接层耦合)4、 因为设定线宽的话，确定差分阻抗或者spacing任何一个，选择Spacing单击OK按钮，差分阻抗被计算。(如果想指定差分阻抗的，设

23、定DiffZ0，调节线宽和spacing。) 参考1 层结构计算过阻抗之后，可以通过PCB Editor菜单的File Export Techfile技术文件进行保存，再利用。根据这个，可以通过程序库管理本公司阻抗设计的经验技术。3.2、在Electrical Constraints中计算阻抗PCB Editor菜单的Setup Constraint单击Electrical constraint sets按钮，选择DiffPair Valuetab，并且单击Calculator按钮。能用上述方法计算差动阻抗时，层结构Layout Cross Section是已经设定，不能修改的。3.3、在Vi

24、ew Trace Model Parameters中计算阻抗SigXplorer菜单的Edit Add Part，Model Type Filter选择Interconnect，选择想使用的传送线路模型，界面配置。1、 以SigXplorer画面的参数界面，设定层构成和材料属性，线宽和线距。 2、 以SigXplorer画面的参数界面，在对象模型的地方进行单击右键，选择View Trace Parameters。3、 在View Trace Model Parameters界面内，Field Solution Results内Field solver cutoff frequency设定10G

25、Hz，Matrix设定Impedance，特性阻抗以矩阵形式被表示。(如果想使之表示差分阻抗的情况， Matrix设定Diff Impedance。) 参考2 如果在范围内设定了分步或复数的价值，View Trace Model Parameters的Parameter Values会以列表的方式列出所有的数据。 参考3 Field Solution Results栏，能表示以下的结果。 Capacitance Die. Conductance Inductance Linear Resistance Modal Velocity Admittance Impedance Diff Imped

26、ance Near-End Coupling Modal Delay在Capacitance/ Die. Conductance/ Inductance/ Linear Resistance中，能够设定频率。4、各参数和特性阻抗Z0的关系本项，使用在3.3 View Trace Model Parameters的阻抗计算介绍的功能，确认各参数和特性阻抗Z0的关系。4.1、计算单线的特性阻抗Z0和把跟各参数的关系如下图，研究只变化一个参数的时候，特性阻抗Z0的变化。4.1.1、用图表表示在线宽W和让特性阻抗Z0的关系线宽W在0.130.23mm范围内，以0.01mm间隔变化了11点的时候，特性阻

27、抗Z0的变化。从这个图表可以看出，线宽W变大，特性阻抗变小。线宽W变大的话，导体与参考面之间的电容C和导体的电感L也变大，不过，对特性阻抗Z0的影响是因为电容C变大。默认的电容C和电感L的价值。电容C =110.2pF, 电感L=286nH4.1.2、用图表表示介电质的厚度D1和特性阻抗Z0的关系介电质厚度D1在0.050.15mm范围内，以0.01mm间隔使之变化了11点的时候，特性阻抗Z0的变化。从这个图表可以看出，介电质厚度D1变大，特性阻抗Z0变大。因为参考面与导体的距离变大，导体和参考面间的电容C变小。4.1.3、用图表表示让导线的厚度T和跟特性阻抗Z0的关系导线的厚度T在0.030

28、.04mm范围内，以0.001mm间隔变化了11点的时候，特性阻抗Z0的变化。从这个图表可以看出，导线的厚度T变大，特性阻抗Z0一点点变小。导线的厚度T变大的话，与导体间的电容C和导体的电感L也变大，不过，对特性阻抗Z0的影响因为是电容C变大。4.1.4、用图表表示跟介电常数1和特性阻抗Z0的关系介电常数1在3.54.5范围内，以0.1间隔变化了11点的时候，特性阻抗Z0的变化。从这个图表可以看出，介电常数1变大，特性阻抗Z0变小。因为介电常数1变大，导体和参考面间的电容C变大。4.1.5、用图表表示介电常数2和特性阻抗Z0的关系介电常数2在15范围内，以0.5间隔变化了11点的时候，特性阻抗

29、Z0的变化。从这个图表可以看出，介电常数2变大，特性阻抗Z0变小。因为介电常数2变大，导体和参考面间的电容C变大。4.2、差分阻抗和各参数的关系下图作为标准的层构成的时候，计算只做一个参数变化的时候，差分阻抗的变化。、线间距S和差动阻抗Zdiff的关系线间距S在0.120.22mm范围内，以0.01mm间隔变化了11点的时候，差分阻抗Zdiff的变化。从这个图表可以，线间距S变大，差分阻抗Zdiff变大。因为线间距S变大，差分线路间的电容C变小。4.2.2、导线的厚度T和跟差分阻抗Zdiff的关系导线的厚度T在0.030.04mm范围内，以0.001mm间隔变化了11点的时候，差分阻抗Zdif

30、f的变化。从这个图表可以看出，导线的厚度T变大，差分阻抗Zdiff变小。导线的厚度T变大，导体与参考面间和差分线路间的电容C及导体的电感L也变大，对差分阻抗Zdiff的影响是因为是导体和参考面间和差分线路间的电容C变大。同时，与单线比的话，差分线路间产生的电容，也使差分阻抗Zdiff也变大。4.2.3、介电常数2和差分阻抗Zdiff的关系介电常数2在15范围内，以0.5间隔使之变化了11点的时候，差分阻抗Zdiff的变化。从这个图表可以看出，介电常数2变大，差分阻抗Zdiff变小。因为介电常数2变大，导体与参考面间和差分线路间的电容C变大。同时，与单线比的话，差分线路间上产生的电容，也使差分阻抗Zdiff变大。Allegro 15.x 自动绕线功能介绍随着高速PCB布线的普及，只是布线的连通已经不能达到高速PCB设计的要求，布线长度要求是高速PCB会涉及到的一个基本问题。那怎样在实际PCB布线中完成这些呢？本文档将介绍Allegro自动及交互绕线的两种方法，具体请见下面内容。 一、 设定好相关参数后通