第三章存贮系统1(2015)

1、第三章 存贮系统 3.1 概 述 一、存储器分类一、存储器分类 1. 按存储介质分类按存储介质分类 (1) 半导体存储器半导体存储器 (2) 磁表面存储器磁表面存储器 (3) 磁芯存储器磁芯存储器 (4) 光盘存储器光盘存储器 易失易失TTL 、MOS 磁头、载磁体磁头、载磁体 硬磁材料、环状元件硬磁材料、环状元件 激光、磁光材料激光、磁光材料 非非 易易 失失 (1) 存取时间与物理地址无关（随机访问）存取时间与物理地址无关（随机访问） 顺序存取存储器顺序存取存储器 磁带磁带 2. 按存取方式分类按存取方式分类 (2) 存取时间与物理地址有关（串行访问）存取时间与物理地址有关（串行访问） 随

2、机存储器随机存储器 只读存储器只读存储器 直接存取存储器直接存取存储器 磁盘磁盘 在程序的执行过程中在程序的执行过程中 可可 读读 可可 写写 在程序的执行过程中在程序的执行过程中 只只 读读 磁盘、磁带、光盘磁盘、磁带、光盘 高速缓冲存储器（高速缓冲存储器（Cache） Flash Memory 存存 储储 器器 主存储器主存储器 辅助存储器辅助存储器 MROM PROM EPROM EEPROM RAM ROM 静态静态 RAM 动态动态 RAM 3. 按在计算机中的作用分类按在计算机中的作用分类 高高 低低 小小 大大 快快 慢慢 辅存辅存 寄存器寄存器 缓存缓存 主存主存 磁盘磁盘 光

3、盘光盘 磁带磁带 光盘光盘 磁带磁带 速度速度容量容量 价格价格 位位 1. 存储器三个主要特性的关系存储器三个主要特性的关系 二、存储器的层次结构二、存储器的层次结构 CPU CPU 主机主机 缓存缓存CPU主存主存辅存辅存 2. 缓存缓存 主存层次和主存主存层次和主存 辅存层次辅存层次 缓存缓存主存主存辅存辅存主存主存 虚拟存储器虚拟存储器 10 ns20 ns200 nsms 虚地址虚地址 逻辑地址逻辑地址 实地址实地址 物理地址物理地址 主存储器主存储器 （速度）（速度）（容量）（容量） 3.1 存储器概述存储器概述 高速缓冲存储器（高速缓冲存储器（Cache）：高速存取指令和：高速存

4、取指令和 数据数据 ，存取速度快，但存储容量小。，存取速度快，但存储容量小。 主存储器主存储器：主存存放计算机运行期间的大量程：主存存放计算机运行期间的大量程 序和数据，存取速度较快，存储容量不大序和数据，存取速度较快，存储容量不大 外存储器外存储器：外存存放系统程序和大型数据文：外存存放系统程序和大型数据文 件及数据库，存储容量大，位成本低件及数据库，存储容量大，位成本低 3.1存储器概述存储器概述 主存储器的技术指标：主存储器的技术指标： 存储容量：存储容量：在一个存储器中可以容纳的存储在一个存储器中可以容纳的存储 单元总数单元总数 存取时间：存取时间：从启动到完成一次存储器操作所从启动到

5、完成一次存储器操作所 经历的时间主存的速度为经历的时间主存的速度为 存储周期：存储周期：连续启动两次操作所需间隔的最小时连续启动两次操作所需间隔的最小时 间间 存储器带宽：存储器带宽：单位时间里存储器所存取的信息量单位时间里存储器所存取的信息量, , 位位/ /秒，字节秒，字节/ /秒秒 3.2 SRAM存储器存储器 n主存（内部存储器）是半导体存储器。根 据信息存储的机理不同可以分为两类： n静态读写存储器(SRAM)：存取速度快，但存储 容量不大； n动态读写存储器(DRAM)：存储容量大，但存取 速度慢。 3.2 SRAM存储器存储器 一、基本的静态存储元阵列 1、存储元 SRAM的特征

6、是用一个锁存器（触发器）作为存储元 六管静态六管静态MOS管电路管电路 6管静态管静态NMOS记忆单元记忆单元 读出时：读出时： - 置置2个位线为高电平个位线为高电平 - 置字线为置字线为1 - 存储单元状态不同，位存储单元状态不同，位 线的输出不同线的输出不同 写入时：写入时： - 位线上是被写入的二进位线上是被写入的二进 位信息位信息0或或1 - 置字线为置字线为1 - 存储单元存储单元(触发器触发器)按位按位 线的状态设置成线的状态设置成0或或1 信息存储原理：信息存储原理： 看作带看作带 时钟的时钟的RS触发器触发器 V 1 V 3 V 6 V 5 V 2 V 4 U DD Q Q

7、V 7 V 8 列 选 线Y I / OI / O 行 选 线 X 位 线 D 存 储 单 元 V 1 V 3 V 6 V 5 V 2 V 4 U DD V 7 V 8 Y I / OI / O X 位 线 D 位 线 D 位 线 D (a)(b) 存储存储 单元单元 字线字线 位线位线D 位线位线D SRAM中数据保存在中数据保存在一对正负反馈门电路一对正负反馈门电路中，中， 只要供电，数据就一直保持，不是破环性读出，只要供电，数据就一直保持，不是破环性读出， 也无需重写，即无需刷新！也无需重写，即无需刷新！ 3.2 SRAM存储器存储器 二、基本的SRAM逻辑结构 3.2 SRAM存储器存

8、储器 n存储体（2561288） n通常把各个字的同一个字的同一位集成在一个芯 片（32K1）中，32K位排成256128的矩阵。 8个片子就可以构成32KB。 n地址译码器 n采用双译码的方式（减少选择线的数目）。 nA0A7为行地址译码线 nA8A14为列地址译码线 3.2 SRAM存储器存储器 n读与写的互锁逻辑 控制信号中CS是片选信号， CS有效时（低电平），门G1、 G2均被打开。OE为读出使能信 号，OE有效时（低电平），门 G2开启，当写命令WE=1时 （高电平），门G1关闭，存储 器进行读操作。写操作时， WE=0，门G1开启，门G2关闭。 注意，门G1和G2是互锁的，一 个

9、开启时另一个必定关闭，这 样保证了读时不写，写时不读。 3.2 SRAM存储器存储器 三、存储器的读写周期 n读周期 n读出时间Taq n读周期时间Trc n写周期 n写周期时间Twc n写时间twd n存取周期 n读周期时间Trc=写时间twd 三、存储器的读写周期三、存储器的读写周期 例例1：下图是：下图是SRAM的写入时序图。其中的写入时序图。其中 R/W是读是读/写命令控制线，当写命令控制线，当R/W线为低线为低 电平时，存储器按给定地址把数据线上的电平时，存储器按给定地址把数据线上的 数据写入存储器。请指出下图写入时序中数据写入存储器。请指出下图写入时序中 的错误，并画出正确的写入时

10、序图。的错误，并画出正确的写入时序图。 解：点击上图 3.3 DRAM存储器存储器 一、DRAM存储位元的记忆原理 SRAM存储器的存储位元是一个触发器，它 具有两个稳定的状态。 而DRAM存储器的存储位元是由一个MOS 晶体管和电容器组成的记忆电路，如下图所示。 3.3 DRAM存储器存储器 1、MOS管做为 开关使用，而所 存储的信息1或 0则是由电容器 上的电荷量来体 现当电容器 充满电荷时，代 表存储了1，当 电容器放电没有 电荷时，代表存 储了0。 2、图(a)表示写1到存 储位元。此时输出缓 冲器关闭、刷新缓冲 器关闭，输入缓冲器 打开（R/W为低）， 输入数据DIN=1送到 存储

11、元位线上，而行 选线为高，打开MOS 管，于是位线上的高 电平给电容器充电， 表示存储了1。 3、图(b)表示写 0到存储位元。 此时输出缓冲器 和刷新缓冲器关 闭，输入缓冲器 打开，输入数据 DIN=0送到存储 元位线上；行选 线为高，打开 MOS管，于是 电容上的电荷通 过MOS管和位 线放电，表示存 储了0。 4、图(c)表示从存 储位元读出1。输入 缓冲器和刷新缓冲 器关闭，输出缓冲 器/读放打开（R/W 为高）。行选线为 高，打开MOS管， 电容上所存储的1送 到位线上，通过输 出缓冲器/读出放大 器发送到DOUT,即 DOUT=1。 5、图(d)表示(c)读出 1后存储位元重写1。

12、 由于(c)中读出1是破 坏性读出，必须恢复 存储位元中原存的1。 此时输入缓冲器关闭， 刷新缓冲器打开，输 出缓冲器/读放打开， DOUT=1经刷新缓冲 器送到位线上，再经 MOS管写到电容上。 注意，输入缓冲器与 输出缓冲器总是互锁 的。这是因为读操作 和写操作是互斥的， 不会同时发生。 3.3 DRAM存储器存储器 二、DRAM芯片的逻辑结构 下面我们通过一个例子来看一下动态存储器的逻 辑结构如图。 图3.7(a)示出1M4位DRAM芯片的管脚图。 图3.7(b)是该芯片的逻辑结构图。与SRAM不同的 是： （1）增加了行地址锁存器和列地址锁存器。 （2）增加了刷新计数器和相应的控制电路

13、。 3.3 DRAM存储器存储器 3.3 DRAM存储器存储器 与SRAM不同的是： （1）增加了行地址锁存器和列地址锁存器。 为了减少地址线的管脚数目，采用分时传送地 址码的办法。由行选通信号RAS写入到行地址锁存 器；由列选通信号CRS写入到列地址锁存器。 （2）增加了刷新计数器和相应的控制电路。 DRAM读出后必须刷新，而未读写的存储元也要 定期刷新，而且要按行刷新，所以刷新计数器的长 度等于行地址锁存器。刷新操作与读/写操作是交替 进行的，所以通过2选1多路开关来提供刷新行地址 或正常读/写的行地址。 3.3 DRAM存储器存储器 三、读/写周期 n读周期、写周期的定义是从行选通信号R

14、AS下 降沿开始，到下一个RAS信号的下降沿为止的 时间，也就是连续两个读周期的时间间隔。通 常为控制方便，读周期和写周期时间相等。 3.3 DRAM存储器存储器 3.3 DRAM存储器存储器 四、 刷新周期 n刷新周期：DRAM存储位元是基于 电容器上的电荷量存储，这个电荷 量随着时间和温度而减少，因此必 须定期地刷新，以保持它们原来记 忆的正确信息。 n刷新操作有两种刷新方式： 集中式刷新和分散式刷新 四、 刷新周期 1.集中式刷新:DRAM的所有行在每 一个刷新周期中都被刷新。 n例如刷新周期为8ms的内存来说，所有行的 集中式刷新必须每隔8ms进行一次。为此将 8ms时间分为两部分：前

15、一段时间进行正常 的读/写操作，后一段时间（8ms至正常读/ 写周期时间）做为集中刷新操作时间。 3.3 DRAM存储器存储器 四、 刷新周期 2.分散式刷新:每一行的刷新插入 到正常的读/写周期之中。 n例如p70图3.7所示的DRAM有1024行，如果 刷新周期为8ms，则每一行必须每隔 8ms1024=7.8us进行一次。 3. 动态动态 RAM 和静态和静态 RAM 的比较的比较 DRAMSRAM 存储原理存储原理 集成度集成度 芯片引脚芯片引脚 功耗功耗 价格价格 速度速度 刷新刷新 电容电容触发器触发器 高高低低 少少多多 小小大大 低低高高 慢慢快快 有有无无 主存主存 缓存缓存

16、 3.3 DRAM存储器存储器 五、存储器容量的扩充 1、字长位数扩展 给定的芯片字长位数较短，不满足设计要求的存 储器字长，此时需要用多片给定芯片扩展字长位数。 三组信号线中，地址线和控制线公用而数据线单独 分开连接。 d=设计要求的存储器容量/选择芯片存储器容量 例例2 2 利用利用1M1M4 4位的位的SRAMSRAM芯片，设计一个存储容量芯片，设计一个存储容量 为为1M1M8 8位的位的SRAMSRAM存储器。存储器。 解：所需芯片数量=(1M8)/(1M4)=2片 用用 1K 4位位 存储芯片组成存储芯片组成 1K 8位位 的存储器的存储器 1. 存储器容量的扩展存储器容量的扩展 (

17、1) 位扩展位扩展（增加存储字长）（增加存储字长） 10根地址线根地址线 8根数据线根数据线 D D D 0 4 7 9 A A 0 21142114 CS WE 2片片 3.3 DRAM存储器存储器 2、字存储容量扩展 n给定的芯片存储容量较小（字数少），不满足设计 要求的总存储容量，此时需要用多片给定芯片来扩 展字数。三组信号组中给定芯片的地址总线和数据 总线公用，控制总线中R/W公用，使能端EN不能公 用，它由地址总线的高位段译码来决定片选信号。 所需芯片数仍由（d=设计要求的存储器容量/选择芯 片存储器容量）决定。 例例33利用利用1M1M8 8位的位的DRAMDRAM芯片设计芯片设计

18、2M2M8 8位的位的DRAMDRAM存储存储 器器 解：所需芯片数d=（2M8）/（1M8）=2(片) (2) 字扩展（增加存储字的数量）字扩展（增加存储字的数量） 用用 1K 8位位 存储芯片组成存储芯片组成 2K 8位位 的存储器的存储器 11根地址线根地址线 8根数据线根数据线 2片片 1K 8 8位位1K 8 8位位 D7 D0 WE A1 A0 A9 CS0 A10 1 CS1 (3) 字、位扩展字、位扩展 用用 1K 4位位 存储芯片组成存储芯片组成 4K 8位位 的存储器的存储器 8根数据线根数据线 12根地址线根地址线 WE A8 A9 A0 . D7 D0 A11 A10

19、CS0CS1CS2CS3 片选片选 译码译码 1K41K41K41K41K41K41K41K4 8片片 存储器与存储器与 CPU 的连接的连接 (1) 地址线的连接地址线的连接 (2) 数据线的连接数据线的连接 (3) 读读/写命令线的连接写命令线的连接 (4) 片选线的连接片选线的连接 (5) 合理选择存储芯片合理选择存储芯片 (6) 其他其他 时序、负载时序、负载 3.3 DRAM存储器存储器 3、存储器模块条 n存储器通常以插槽用模块条形式供应市场。这种模 块条常称为内存条，它们是在一个条状形的小印制 电路板上，用一定数量的存储器芯片，组成一个存 储容量固定的存储模块。如图所示。 n内存

20、条有30脚、72脚、100脚、144脚、168脚等多 种形式。 n30脚内存条设计成8位数据线，存储容量从256KB32MB。 n72脚内存条设计成32位数据总线 n100脚以上内存条既用于32位数据总线又用于64位数据总 线，存储容量从4MB512MB。 3.3 DRAM存储器存储器 六、高级的DRAM结构 nFPM DRAM：快速页模式动态存储器，它是根据程序 的局部性原理来实现的。读周期和写周期中，为了 寻找一个确定的存储单元地址，首先由低电平的行 选通信号RAS确定行地址，然后由低电平的列选信号 CAS确定列地址。下一次寻找操作，也是由RAS选定 行地址，CAS选定列地址，依此类推，如

21、下图所示。 3.3 DRAM存储器存储器 快速页模式读操作的时序图 3.3 DRAM存储器存储器 nCDRAM : 带高速缓冲存储器（cache）的动态存 储器，它是在通常的DRAM芯片内又集成了一个 小容量的SRAM，从而使DRAM芯片的性能得到显 著改进。如图所示出1M4位CDRAM芯片的结构 框图，其中SRAM为5124位。 3.3 DRAM存储器存储器 1M*4位CDRAM芯片结构框图 3.3 DRAM存储器存储器 CDRAM的这种结构还有另外两个优 点: 1.在SRAM读出期间可以同时对DRAM阵列 进行刷新. 2.芯片内的数据输出路径(由SRAM到I/O)与 数据输入路径(由I/O

22、到列写选择和读出 放大器)是分开的，允许在写操作完成的 同时来启动同一行的读操作。 3.3 DRAM存储器存储器 nSDRAM同步型动态存储器。计算机系统中的 CPU使用的是系统时钟，SDRAM的操作要求与 系统时钟相同步，在系统时钟的控制下从CPU 获得地址、数据和控制信息。换句话说，它与 CPU的数据交换同步于外部的系统时钟信号， 并且以CPU/存储器总线的最高速度运行，而 不需要插入等待状态。其原理和时序关系见下 一页图。 3.3 DRAM存储器存储器 例4 CDRAM内存条组成实例。 一片CDRAM的容量为1M4位，8片这样的 芯片可组成1M32位4MB的存储模块，其组 成如下图所示。

23、 3.3 DRAM存储器存储器 上述存储模块本身具有高速成块存取能力。如果 模块的连续地址是高11位保持不变（同一行）。那 么只是第一个存储字需要一个完整的存取周期（例 如6个总线时钟周期），而后续存储字的存取，因其 内容已在SRAM中，所以存取周期大为缩短（例如2 个总线时钟周期）。 这样，读取个32位的字，只需要使用6-2-2-2 个总线时钟周期，否则，需要6-6-6-6个总线时钟周 期。 3.3 DRAM存储器存储器 七、DRAM主存读/写的正确性校验 DRAM通常用做主存储器，其读写操作的 正确性与可靠性至关重要。为此除了正常的数 据位宽度，还增加了附加位，用于读/写操作 正确性校验。

24、增加的附加位也要同数据位一起 写入DRAM中保存。其原理如图所示。 3.4 3.4 只读存储器只读存储器 和闪速存储器和闪速存储器 3.4.1只读存储器只读存储器 1.ROM的分类的分类 只读存储器简称ROM，它只能读出，不能 写入。它的最大优点是具有不易失性。 根据编程方式不同，ROM通常分为三类： 掩模式只读存贮器ROM 一次编程只读存贮器PROM 多次编程只读存贮器EPROM 四、只读存储器（四、只读存储器（ROM） 1. 掩模掩模 ROM ( MROM ) 行列选择线交叉处有行列选择线交叉处有 MOS 管为管为“1” 行列选择线交叉处无行列选择线交叉处无 MOS 管为管为“0” 四、只

25、读存储器（四、只读存储器（ROM） 2. PROM (一次性编程一次性编程) VCC 行线行线 列线列线 熔丝熔丝 熔丝断熔丝断为为 “0” 为为 “1”熔丝未断熔丝未断 3. EPROM (多次性编程多次性编程 ) (1) N型沟道浮动栅型沟道浮动栅 MOS 电路电路 G 栅极栅极 S 源源 D 漏漏 紫外线全部擦洗紫外线全部擦洗 D 端加正电压端加正电压形成浮动栅形成浮动栅S 与与 D 不导通为不导通为 “0” D 端不加正电压端不加正电压不形成浮动栅不形成浮动栅S 与与 D 导通为导通为 “1” SGD N + N + P基片基片 G D S 浮动栅浮动栅 SiO2 + + + + +

26、_ _ _ 控制逻辑控制逻辑 Y 译码译码 X 译译 码码 数据缓冲区数据缓冲区 Y 控制控制 128 128 存储矩阵存储矩阵 PD/Progr CS A10 A7 A6 A0 DO0 DO7 1 12 A7 A1 A0 VSS DO2 DO0 DO1 2716 24 13 VCC A8 A9 VPP CS A10 PD/Progr DO3 DO7 (2) 2716 EPROM 的逻辑图和引脚的逻辑图和引脚 PD/Progr PD/Progr 功率下降功率下降 / 编程输入端编程输入端 读出时读出时 为为 低电平低电平 4. EEPROM (多次性编程多次性编程 ) 电可擦写电可擦写 局部擦

27、写局部擦写 全部擦写全部擦写 5. Flash Memory (闪速型存储器闪速型存储器) 比比 EEPROM快快 EPROM价格便宜价格便宜 集成度高集成度高 EEPROM电可擦洗重写电可擦洗重写 具备具备 RAM 功能功能 例4.1 设CPU有16根地址线， 8根数据线，用MREQ作为访存控 制信号(低电平有效)， WR 作为读/写信号(高电平为读命令， 低电平为写命令)。现有下列存储芯片: 1K*4位的RAM、4K*8位的RAM、 8K*8位的RAM； 2K*8位的ROM、4K*8位的ROM、 8K*8位的ROM。 以及74LS138译码器和各种门电路，画出CPU和存储器的连接 图，要求

28、如下： 主存地址空间分配如下： 6000H67FFH为系统程序区。 6800H6BFFH为用户程序区。 合理选用上述存储芯片，说明各选几片。 详细画出存储芯片的片选逻辑图。 例例4.1 解解: : (1) 写出对应的二进制地址码写出对应的二进制地址码 (2) 确定芯片的数量及类型确定芯片的数量及类型 0 1 1 0 0 0 0 0 0 0 0 0 0 0 0 0 A15A14A13 A11 A10 A7 A4 A3 A0 0 1 1 0 0 1 1 1 1 1 1 1 1 1 1 1 0 1 1 0 1 0 0 0 0 0 0 0 0 0 0 0 0 1 1 0 1 0 1 1 1 1 1 1

29、 1 1 1 1 2K8位位 1K8位位 RAM 2片片1K4位位 ROM 1片片 2K8位位 (3) 分配地址线分配地址线 A10 A0 接接 2K 8位位 ROM 的地址线的地址线 A9 A0 接接 1K 4位位 RAM 的地址线的地址线 (4) 确定片选信号确定片选信号 C B A 0 1 1 0 0 0 0 0 0 0 0 0 0 0 0 0 A15 A13 A11 A10 A7 A4 A3 A0 0 1 1 0 0 1 1 1 1 1 1 1 1 1 1 1 0 1 1 0 1 0 0 0 0 0 0 0 0 0 0 0 0 1 1 0 1 0 1 1 1 1 1 1 1 1 1 1

30、 2K 8位位 1片片 ROM 1K 4位位 2片片RAM 例3 138译码器的真值表 输入 输出 C B A Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 0 0 0 1 0 0 0 0 0 0 0 0 0 1 0 1 0 0 0 0 0 0 0 1 0 0 0 1 0 0 0 0 0 0 1 1 0 0 0 1 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 1 0 1 0 0 0 0 0 1 0 0 1 1 0 0 0 0 0 0 0 1 0 1 1 1 0 0 0 0 0 0 0 1 138译码器的真值表 输入 输出 A B C Y0 Y1 Y2 Y3 Y4 Y5 Y6

31、Y7 0 0 0 0 1 1 1 1 1 1 1 0 0 1 1 0 1 1 1 1 1 1 0 1 0 1 1 0 1 1 1 1 1 0 1 1 1 1 1 0 1 1 1 1 1 0 0 1 1 1 1 0 1 1 1 1 0 1 1 1 1 1 1 0 1 1 1 1 0 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 0 2K 8位位 ROM 1K 4位位 RAM 1K 4位位 RAM SRAM：16K1位，2K8位，4K8位，8K8位. 请从上述芯片中选择适当芯片设计该计算机主存储器， 画出主存储器逻辑框图，注意画出选片逻辑(可选用 门电路及3 8译码器74

32、LS138)与CPU 的连接，说明 选哪些存储器芯片，选多少片。 例4.2 例4.2 主存地址空间分布如图所示。 根据给定条件，选用 EPROM：8K8位芯片1片。 SRAM：8K8位芯片3片，2K8位芯片1片。 3 8译码器仅用Y0，Y1，Y2，Y3和Y7输出端， 且对最后的2K8位芯片还需加门电路译码。 主存储器的组成与CPU连接逻辑图如图所示， 详细框图请参看教材。 例4.2 A15 A14 A13 A12A0 Y0 0 0 0 X X 00001FFF Y1 0 0 1 X X 20003FFF Y2 0 1 0 X X 40004FFF Y3 0 1 1 X X 60007FFF Y

33、4 1 0 0 X X 80009FFF Y5 1 0 1 X X A000BFFF Y6 1 1 0 X X C000DFFF Y7 1 1 1 X X E000FFFF 138译码器的真值表 输入 输出 C B A Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 0 0 0 0 1 1 1 1 1 1 1 0 0 1 1 0 1 1 1 1 1 1 0 1 0 1 1 0 1 1 1 1 1 0 1 1 1 1 1 0 1 1 1 1 1 0 0 1 1 1 1 0 1 1 1 1 0 1 1 1 1 1 1 0 1 1 1 1 0 1 1 1 1 1 1 0 1 1 1 1 1 1 1

34、1 1 1 1 0 例4.2 138译码器的真值表 输入 输出 C B A Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 0 0 0 1 0 0 0 0 0 0 0 0 0 1 0 1 0 0 0 0 0 0 0 1 0 0 0 1 0 0 0 0 0 0 1 1 0 0 0 1 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 1 0 1 0 0 0 0 0 1 0 0 1 1 0 0 0 0 0 0 0 1 0 1 1 1 0 0 0 0 0 0 0 1 例4.2 主存储器组成与CPU的连接逻辑图 3.4 只读存储器只读存储器 和和闪速存储器闪速存储器 3.4.2闪速存储器闪速

35、存储器 1.什么是闪速存储器什么是闪速存储器 闪速存储器是一种高密度、非易失性的读 /写半导体存储器，它突破了传统的存储器体 系，改善了现有存储器的特性。 3.4 只读存储器只读存储器 和和闪速存储器闪速存储器 2.闪速存储器的工作原理闪速存储器的工作原理 闪速存储器是在EPROM功能基础上增加了电路的 电擦除和重新编程能力。 28F256A引入一个指令寄存器指令寄存器来实现这种功能。其 作用是： (1)保证TTL电平的控制信号输入； (2)在擦除和编程过程中稳定供电； (3)最大限度的与EPROM兼容。 当VPP引脚不加高电压时，它只是一个只读存储器。 当VPP引脚加上高电压时，除实现EPR

36、OM通常操作外， 通过指令寄存器，可以实现存储器内容的变更。 3.4只读存储器只读存储器 和和闪速存储器闪速存储器 3。闪速存储器的工作模式。闪速存储器的工作模式 读操作读操作:片选信号CE是供电控制端，输出允 许信号OE用于控制数据从输出引脚的输出。 只有这两个信号同时有效时，才能实现数据输 出。 输出禁止操作输出禁止操作:当输出允许控制端OE处于高 电平时，28F256A被禁止输出，输出引脚置于 高阻状态。 3.4 只读存储器只读存储器 和和闪速存储器闪速存储器 等待操作等待操作:当片选信号CE处于逻辑高电平时， 等待操作抑制了28F256A的大部分电路，减少 器件功耗。 写操作写操作:当

37、VPP为高电压时，通过指令寄存器 实现器件的擦除和编程 。当CE=0且WE=0时， 通过写周期对指令寄存器进行写入。 3.5 高速存储器高速存储器 n 3.5 高速存储器高速存储器 3.5.1双端口存储器双端口存储器 1.双端口存储器的逻辑结构双端口存储器的逻辑结构 双端口存储器是指同一个存储器具有两组相双端口存储器是指同一个存储器具有两组相 互独立的读写控制线路互独立的读写控制线路,是一种高速工作的存是一种高速工作的存 储器。储器。 2K16位双端口存储器位双端口存储器IDT7133的逻辑的逻辑 功能方框图如下功能方框图如下 它提供了两个相互独立的端口，即左它提供了两个相互独立的端口，即左

38、端口右端口。它们分别具有各自的地址线、端口右端口。它们分别具有各自的地址线、 数据线和控制线，可以对存储器中任何位置数据线和控制线，可以对存储器中任何位置 上的数据进行独立的存取操作。上的数据进行独立的存取操作。 3.5 高速存储器高速存储器 3.5 高速存储器高速存储器 2.无冲突读写控制无冲突读写控制 当两个端口的地址不相同时，在两个端口 上进行读写操作，一定不会发生冲突。当任一 端口被选中驱动时，就可对整个存储器进行存 取，每一个端口都有自己的片选控制和输出驱 动控制。 3.5 高速存储器高速存储器 3.有冲突的读写控制有冲突的读写控制 当两个端口同时存取存储器同一存储单元时，便 发生读

39、写冲突。为解决此问题，特设置了BUSY标志。 由片上的判断逻辑决定对哪个端口优先进行读写操作， 而暂时关闭另一个被延迟的端口。 1.CE判断:如果地址匹配且在CE之前有效，片上的 控制逻辑在CEL和CER之间进行判断来选择端口。 2.地址有效判断:如果CE在地址匹配之前变低，片上 的控制逻辑在左、右地址间进行判断来选择端口。 3.5 高速存储器高速存储器 3.5.2多模块交叉存储器多模块交叉存储器 1.存储器的模块化组织存储器的模块化组织 一个由若干个模块组成的主存储器是线 性编址的。这些地址在各模块有两种安 排方式： 顺序方式和交叉方式 3.5 并行存储器并行存储器 3.5 并行存储器并行存

40、储器 n假设有n个存储体，每个存储体的容量为m个存储 单元 n顺序方式： n 2 log m 2 log 每个存储体内 的地址 片选，存储体 选择 3.5 并行存储器并行存储器 1 1、顺序方式、顺序方式 例例 M0M0M3M3共四个模块，则每个模块共四个模块，则每个模块8 8个字个字 顺序方式：顺序方式： M0 M0：0707 M1M1：8 81515 M2M2：16162323 M3M3：24243131 n5 5位地址组织如下：位地址组织如下： X X X X XX X X X X 高位选模块高位选模块 低位选块内地址低位选块内地址 n特点：某个模块进行存取时，其他模块不工作，特点：某个

41、模块进行存取时，其他模块不工作， 优点是某一模块出现故障时，其他模块可以照常优点是某一模块出现故障时，其他模块可以照常 工作，通过增添模块来扩充存储器容量比较方便。工作，通过增添模块来扩充存储器容量比较方便。 缺点是各模块串行工作，存储器的带宽受到了限缺点是各模块串行工作，存储器的带宽受到了限 制。制。 3.5 并行存储器并行存储器 2、交叉方式 n（可以实现多模块流水式并行存取） n 2 log m 2 log 每个存储体内 的地址 片选，存储体 选择 3.5 并行存储器并行存储器 例例 M0M0M3M3共四个模块，则每个模块共四个模块，则每个模块8 8个个 字字 交叉方式：交叉方式： M0

42、 M0：0 0，4,.4,.除以除以4 4余数为余数为0 0 M1 M1：1 1，5,.5,.除以除以4 4余数为余数为1 1 M2 M2：2 2，6,.6,.除以除以4 4余数为余数为2 2 M3 M3：3 3，7,.7,.除以除以4 4余数为余数为3 3 5 5位地址组织如下：位地址组织如下： X X XX X X X XX X 高位选块内地址高位选块内地址 低位选模块低位选模块 特点：连续地址分布在相邻的不同模块内，同特点：连续地址分布在相邻的不同模块内，同 一个模块内的地址都是不连续的。优点是对连续字一个模块内的地址都是不连续的。优点是对连续字 的成块传送可实现多模块流水式并行存取，大

43、大提的成块传送可实现多模块流水式并行存取，大大提 高存储器的带宽。使用场合为成批数据读取。高存储器的带宽。使用场合为成批数据读取。 3.5 并行存储器并行存储器 2、多模块交叉存储器的基本结构 右图为四模块交叉存储器结 构框图。主存被分成4个相互独 立、容量相同的模块M0，M1， M2，M3，每个模块都有自己的 读写控制电路、地址寄存器和数 据寄存器，各自以等同的方式与 CPU传送信息。在理想情况下， 如果程序段或数据块都是连续地 在主存中存取，那么将大大提高 主存的访问速度。 3.5 并行存储器并行存储器 n设存取周期为T，总线传送周期为t，存储器的交叉模 块数为m，为了实现流水线方式存取，应当满足 n连续读m个字所需要的时间为 mTt/ tmTt mTt ) 1( 交叉 顺序 例例5: 5: 设存储器容量为设存储器容量为3232字，字长字，字长6464位，模块数位，模块数 m=4m=4，分别用顺