优质EDA考试不挂科版1

1、1、什么是同步清零和异步清零？本设计应该用何种清零方法？为什么？ 答：同步是指与时钟同步，即时钟触发条件满足时检测清零信号是否有效，有效则在下 一个时间周期的触发条件下，执行清零，异步是清零信号有效时，无视触发脉冲，立即 清零。本设计应该用异步清零；因为异步清零，当 RST 被置零时，触发器立即置零，不 受时钟信号的控制，这个过程符合我们本设计的需求。2、BCD 计数器和一般二进制计数器有何差别？答：BCD计数器是将4位二进制数转换成十进制显示结果；而一般二进制计数器与位数长短有关。3、键盘为什么要防抖动？如何防抖动？（选做） 答：当按一次按健时，由于按健有反应时间、有抖动，可能你按一次机器感

2、应到几次， 所以键盘需要防抖。防抖就是让在按键正常反应时间内机器只感应一次按键效果，防止 误操作；防抖动有多种方法，可以采用在按键检测语句后加适当的延时程序来防抖动， 也可以用 while 语句检测若按键按下就进入死循环，松动时程序执行下一句。4、所设计的频率计有测量误差吗？误差是多少？如何减小误差？答：有误差； 误差范围在 0.5%左右； 误差来源主要有计数误差和闸门误差； 为了减小误 差，我们可以进行多次测量，并取平均值。5、为什么需要锁存器？锁存器锁存信号应在什么时刻锁存？为什么？答：锁存器 （Latch） 是一种对脉冲电平敏感的存储单元电路，它们可以在特定输入脉冲电 平作用下改变状态。

3、需要锁存器是因为数据有效滞后于控制信号有效；锁存信号应该在 感应到特定电平后锁存；因为输出端的状态不会随输入端的状态变化而变化，只有在有 锁存信号时输入的状态被保存到输出，直到下一个锁存信号。6、分频电路如何设计？答：分频电路可以用 Verilog 语言编程设计；也可以通过 Megafunction 目录下找到 ipm_ counter 宏功能模块，进行端口和参数设置，创建一个计数器（即分频器） 。7、所用状态机是 moore 状态机还是 mealy 状态机？为什么？答： moore 状态机；因为所用状态机输出的只是当前状态的函数，输入发生变化时还需 要等待时钟的到来，必须等待状态发生变化时才

4、导致输出发生变化。8、状态机处于 S3 状态时，若再输入一个“ 1”，为什么状态仍停留在 S3 状态，而不是其他 状态？答：因为按照设计要求需检测序列 1110010，而 S3 前已连续输入了三个 1，所以在 S3 时若继续输入 1，可以当做目前检测到了连续输入三个1，若后面继续输入 0010，则符合检测序列要求。9、什么叫一点热码编码状态机？ 答：一位热码编码。采用这种编码方式，相对于格雷码来说虽然增加了触发器，但是节 省了组合电路，提高了电路的速度和可靠性。10、信号发生器如何设计？0和 1；答：可以通过 Verilog 语言编程检测按键输入，两个按键分别对应 module create(

5、key_1,key_0,data,clk);input key_1,key_0;output reg data,clk; always (*) beginif(!key_1) begin data=1;clk=0; end else if(!key_0) begin data=0;clk=0; end else clk=1;endendmodule11、如果不要求用状态机来实现，还可用什么方法实现本序列检测器？答：可以通过 Verilog 语言编程。module fsm_seq(clk,clr,x,z);input clk,clr,x;output reg z;reg3:0 state;par

6、ameter S0=d0,S1=d1,S2=d2,S3=d3,S4=d4,S5=d5,S6=d6; reg6:0 D=7b1100001;always (posedge clk or posedge clr) begin if(clr) state=S0;else case(state)SO:beg in if(xAD6) begin state=S1; z=O;e nd else begin state=S0; z=0;end endS1:beg in if(xAD5) begin state=S2; z=0;e nd else begin state=S0; z=0;end endS2:b

7、egin if(xAD4) begin state=S3; z=0;end else begin state=S0; z=0;end endS3:begin if(xAD3) begin state=S4; z=0;end else begin state=S0; z=0;endendS4:begin if(xAD2) begin state=S5; z=0;end else begin state=S0; z=0;endendS5:begin if(xAD1) begin state=S6; z=0;endelse begin state=S0; z=0;endendS6:begin if(

8、xAD0) begin state=S2; z=1;end else begin state=S0; z=0;endenddefault: begin state=S0; z=0;end endcaseendendmodule (以上是实验 5 状态机)12、注意：以下程序为共阴，实验为共阳module Gu nPi ngXia nShi (H0,H1,H2,H3,H4,H5,H6,H7,clk,reset);in put clk,reset;/* 输入输出设置 */output reg0:6 H0,H1,H2,H3,H4,H5,H6,H7;reg3:0 out;parameterD0=7h7

9、F,D1=7h08,D2=7h18,D3=7h4F,D4=7h01,D5=7H06,D6=7h24,D7=7h12,D8=7h7 9,D9=7h4B;/设置参数 always (posedge clk or posedge reset) /上升沿有效begin if(reset) out=0;/ 清零信号else begin if (out=8) out=0; /计数器else out=out+1;endendalways (out)begincase(out)4h0: begin H0=D1;H1=D2;H2=D3;H3=D4;H4=D5;H5=D6;H6=D7;H7=D8;e nd / 输

10、出 AP1035214h1: begin H0=D2;H1=D3;H2=D4;H3=D5;H4=D6;H5=D7;H6=D8;H7=D9;e nd / 输出 P10352134h2: begin H0=D3;H1=D4;H2=D5;H3=D6;H4=D7;H5=D8;H6=D9;H7=D1;e nd / 输出 1035213A4h3: begin H0=D4;H1=D5;H2=D6;H3=D7;H4=D8;H5=D9;H6=D1;H7=D2;e nd / 输出 035213AP4h4: begin H0=D5;H1=D6;H2=D7;H3=D8;H4=D9;H5=D1;H6=D2;H7=D3;

11、e nd / 输出 35213AP14h5: begin H0=D6;H1=D7;H2=D8;H3=D9;H4=D1;H5=D2;H6=D3;H7=D4;e nd / 输出 5213AP104h6: begin H0=D7;H1=D8;H2=D9;H3=D1;H4=D2;H5=D3;H6=D4;H7=D5;e nd / 输出 213AP1034h7: begin H0=D8;H1=D9;H2=D1;H3=D2;H4=D3;H5=D4;H6=D5;H7=D6;e nd / 输出 13AP10354h8: begin H0=D9;H1=D1;H2=D2;H3=D3;H4=D4;H5=D5;H6=D

12、6;H7=D7;e nd/ 输出 3AP10352default: begin H0=D0;H1=D0;H2=D0;H3=D0;H4=D0;H5=D0;H6=D0;H7=D0;end endcaseend endmodule程序解读： 本程序参考设计任务 （一），设计一个模 9计数器，用 8位数码管显示学号。 计 数 器 的 各 位 数 对 应 一 个 8 位 数 的 输 出 ， 0- AP103521 ， 1- P1035213 ，2- 1035213A,3- 035213AP,4- 35213AP1，5- 5213AP10,6- 213AP103， 7- 13AP1035,8- 3AP10

13、352。 随着计数器的循环，这些数也依次在8 个数码管上显示，实现了学号的滚动。*静态显示 *module xuehao_display(clk,rst,out);input clk,rst;output reg6:0 out;reg3:0 state;parameter s0=4d0,s1=4d1,s2=4d2,s3=4d3,s4=4d4,s5=4d5,s6=4d6,s7=4d7,s8=4d8; always(posedge clk or negedge rst)beginif(!rst) begin out =7b1111111;state=s0;endelsecase(state)s0:

14、begin out=7b0001000;state=s1;end/ 显示 As1:begin out=7b0011000;state=s2;end/ 显示 Ps2:begin out=7b1001111;state=s3;end/ 显示 1s3:begin out=7b0000001;state=s4;end/ 显示 0s4:begin out=7b0000110;state=s5;end/ 显示 3s5:begin out=7b0100100;state=s6;end/ 显示 5s6:begin out=7b0010010;state=s7;end/ 显示 2s7:begin out=7b1

15、001111;state=s8;end/ 显示 1s8:begin out=7b0000110;state=s1;end/ 显示 3 default:state=0;endcaseendendmodule程序详解： 这是一个非常简单的程序，定义 8 个输出变量，然后给他们赋值，使他们 分别为 A P 1 0 3 5 2 1 3，然后通过数码管显示出来。13、ASIC:专用集成电路(Application Specific Integrated Circuit )AMPP:Altera 宏 功 能 模 块 和 IP 核 开 发 伙 伴 组 织 ( Altera Megafunction Part

16、nersProgram)BGA球状矩阵排列(ball grid array )BSDL边界扫描描述语言(Boundary-Scan DescriptionLanguage)BST 边界扫描测试(Boundary-Scan Testing)CAD计算机辅助设计(Computer - Aided Design)CAE计算机辅助工程(Computer Aided Engineering )CAM计算机辅助制造(computer-aidedmanufacturing );中央地址存储器( Central Address Memory)CAT:计算机辅助测试(computer-aided test )C

17、PLD复杂可编程逻辑器件(Complex Programable Logic Device)DFT:可测试设计(Design For Test)EAB嵌入式阵列块(Embedded Array Block)EDA 电子设计自动化(ElectronicDesign Automation)EDIF: 电子设计交换格式 (electronicdesign interchangeformat)EEPROM ： 可 擦 除 可编 程 只 读 存储 器（ Electrically Erasable Programmable Read-Only Memory） EPROM可擦除可编程 RO（ Erasabl

18、e Programmable Read-Only Memory FPGA现场可编程门阵列（Field EPLD可擦除可编程逻辑器件（Erasable FPSLIC: （FieldProgrammable GataProgrammable系统级现场可编Programmable System Level Integration StateArray Logic)Array)Logic集木Circu)Device)成电FSM有限状态机（Finite GAL通用阵列逻辑（Generic HDL:硬件描述语言（hardware IEEE ： 电 子（ Institute of Electrical IP

19、: 知识产权核（ IntellectualMachine)description language) 电 气 工 and Electronic Property )程师Engineers)ISP: 在系统可编程（ In System Programmability JTAG:联合测试行动组（Joi ntTest Actio nGroup）；在EDA领域又称界扫描测试技术”，常用于可编程逻辑器件的测试下载 LAB:逻辑阵列块（Logic Array LE:逻辑单元（Logic LPM参数可设置模块库 LUT:查找表（lookup OLMC: 输出逻辑宏单元Element)Library talbe) (OutputBlock)of ParameterizedModules)Logic Macro Cell)OTP一次性可编程（One Time Programmable） PAL:可编程阵列逻辑：（Programmable Array Logic）PCB:印刷电路板PGA可编程门阵列（Programmable PIA: 可编程连线阵（ Programmable PLA:可编程逻辑阵列（Programmable PLD:可编程逻辑电路（Progra