计算机组成原理第5章

1、2021年7月25日1 2021年7月25日2 (1)RAM(1)RAM：随机读写，读写时间相同，存取时间与存储：随机读写，读写时间相同，存取时间与存储 单元物理位置无关，断电后信息会丢失，一般用于暂单元物理位置无关，断电后信息会丢失，一般用于暂 存数据，充当主存和高速缓存。存数据，充当主存和高速缓存。 (2)ROM(2)ROM：读写时间相同，能读不能写，存放：读写时间相同，能读不能写，存放BIOSBIOS系统系统 程序和用于微程序控制。程序和用于微程序控制。 RAMRAM和和ROMROM是基于地址的随机存取。是基于地址的随机存取。 (3)SAM(3)SAM：顺序存取，存取时间长短与信息在存储

2、体上顺序存取，存取时间长短与信息在存储体上 的物理位置有关。的物理位置有关。 (4)DAM(4)DAM：信息直接存取，存取时间与信息的物理位置信息直接存取，存取时间与信息的物理位置 有关，比有关，比SAMSAM的存取时间短。的存取时间短。 2021年7月25日3 SAM SAM和和DAMDAM通常统称为通常统称为串行访问存储器串行访问存储器。 (5)CAM(5)CAM：基于数据内容的随机存取。基于数据内容的随机存取。 Cache+Cache+主存主存+ +外存外存。 根据数据在主存中的不同存取方式，主存可以根据数据在主存中的不同存取方式，主存可以 分为哪几种类型？各自有何特点？分为哪几种类型？

3、各自有何特点？ 2021年7月25日4 存储体存储体(核心核心) 地址线地址线 数据线数据线 读写控读写控 制制 线线 图图5-2 5-2 主存的基本结构主存的基本结构 地址译码驱动电路地址译码驱动电路 (译码器 译码器和驱动器和驱动器) I/OI/O和读写电路 和读写电路( (读出放大器、读出放大器、 写入电路、读写入电路、读/ /写控制电路写控制电路) ) 2021年7月25日5 1.1.主存容量主存容量 一个主存中存放的二进制代码总位数。一个主存中存放的二进制代码总位数。 用字表示：用字表示：主存容量主存容量= =存储单元个数存储单元个数存储字长存储字长 用字节表示：用字节表示：主存容量

4、主存容量= =存储单元个数存储单元个数存储字长存储字长/8/8 2.2.存取速度存取速度 存取时间存取时间(Ta)(Ta)。从一次读操作命令发出到该操作完从一次读操作命令发出到该操作完 成，将数据读出到数据线上所经历的时间。成，将数据读出到数据线上所经历的时间。 存储周期存储周期(Tm)(Tm)。主存进行一次完整的读写操作所需主存进行一次完整的读写操作所需 的全部时间。通常，的全部时间。通常，TmTaTmTa，破坏性读出存储器一般，破坏性读出存储器一般 Tm=2TaTm=2Ta。 TaTa与与TmTm的关系如图的关系如图5-35-3所示。所示。 2021年7月25日6 主存带宽主存带宽(B(B

5、m m) )。指每秒钟从主存进出信息的最大数指每秒钟从主存进出信息的最大数 量。量。B Bm m与与T Tm m周期密切相关。周期密切相关。 1.641.64位存放方式位存放方式 不同长度的数据在主存中一个紧接着一个存放，不同长度的数据在主存中一个紧接着一个存放， 一个一个T Tm m周期最多从主存中读周期最多从主存中读/ /写写6464位数据。位数据。 2021年7月25日7 优点：优点：主存空间利用比较充分。主存空间利用比较充分。 缺点：缺点：访存速度降低一半，存储器读写控制较复杂。访存速度降低一半，存储器读写控制较复杂。 2.2.起始位置存放方式起始位置存放方式 不同长度的数据一律从一个

6、存储字的起始位置开不同长度的数据一律从一个存储字的起始位置开 始存放，其余部分被浪费掉。始存放，其余部分被浪费掉。 2021年7月25日8 优点：优点：访问任何长度的数据都能在一个访问任何长度的数据都能在一个T Tm m周期完成，周期完成， 速度较快。速度较快。 缺点：缺点：若不同长度的数据出现的概率相同，主存空间若不同长度的数据出现的概率相同，主存空间 浪费很大。浪费很大。 图图5-5 5-5 数据的起始位置存放方式数据的起始位置存放方式 2021年7月25日9 3.3.边界存放方式边界存放方式 字节数据的起始地址无限制；半字数据的起始地字节数据的起始地址无限制；半字数据的起始地 址最末一位

7、必须是址最末一位必须是0 0；单字数据的起始地址的最末两；单字数据的起始地址的最末两 位必须是位必须是0000；双字数据的起始地址的最末三位必须是；双字数据的起始地址的最末三位必须是 000000。 图图5-6 5-6 数据的边界存放方式数据的边界存放方式 2021年7月25日10 优点：优点：访问任何长度的数据都可以在单个访问任何长度的数据都可以在单个T Tm m周期内完周期内完 成，比成，比6464位和起始位置存放方式都能节省存储空间。位和起始位置存放方式都能节省存储空间。 缺点：缺点：仍有部分存储空间被浪费。仍有部分存储空间被浪费。 例例5.15.1：某机器字长某机器字长3232位，主存

8、按字节编址，有位，主存按字节编址，有4 4种不种不 同长度的数据。现在给出同长度的数据。现在给出1010个数据，依次为字节、半个数据，依次为字节、半 字、双字、单字、字节、单字、双字、半字、单字、字、双字、单字、字节、单字、双字、半字、单字、 字节。若要将这字节。若要将这1010个数据顺序存入主存个数据顺序存入主存( (顺序不能改顺序不能改 变变) )，并保证既省存储空间，又能确保任何长度的数，并保证既省存储空间，又能确保任何长度的数 据都能在单个据都能在单个T Tm m周期内完成读写。根据上述描述，应周期内完成读写。根据上述描述，应 选择何种数据存放方式？为什么？并画出主存中数据选择何种数据

9、存放方式？为什么？并画出主存中数据 存放示的意图。存放示的意图。 2021年7月25日11 解：解：选择边界存放方式。该存放方式对字节数据选择边界存放方式。该存放方式对字节数据的起的起 始地址无限制，半字数据的起始地址最末一位必须为始地址无限制，半字数据的起始地址最末一位必须为 0 0，单字数据的起始地址最末两位为，单字数据的起始地址最末两位为0000，双字数据的，双字数据的 起始地址最末三位为起始地址最末三位为000000，故单个，故单个T Tm m周期内既能完成周期内既能完成 任何长度的数据的访问，又可节省存储空间。任何长度的数据的访问，又可节省存储空间。 主存中数据存放示意图如下。主存中

10、数据存放示意图如下。 图图5-7 5-7 例例5.15.1示意图示意图 2021年7月25日12 用双稳态电路存储用双稳态电路存储0 0和和1 1，信息读出后不需再生，信息读出后不需再生， 存取速度很快，断电后原存数据丢失存取速度很快，断电后原存数据丢失( (易失性易失性) )。 2021年7月25日13 5.3.2 5.3.2 SRAMSRAM 采用双译码方式来进行读写操作和组织更大的存采用双译码方式来进行读写操作和组织更大的存 储容量。储容量。 2021年7月25日14 (1)(1)读出时间读出时间(tAQ(tAQ) )：从给出有效地址开始到外部数据：从给出有效地址开始到外部数据 总线上稳

11、定地出现所读出的数据时所经历的时间。总线上稳定地出现所读出的数据时所经历的时间。 (2)(2)读周期时间读周期时间(tRC(tRC) ) ：指存储器进行两次连续读操作：指存储器进行两次连续读操作 时的间隔时间。通常，时的间隔时间。通常，tRCtRC时间时间tAQtAQ时间时间。 2021年7月25日15 在在SRAMSRAM的读周期中，的读周期中，ABAB线总是最先有效线总是最先有效。 SRAMSRAM读数据时，读数据时，CSCS和和OEOE信号必须同时有效，并由信号必须同时有效，并由 高电平转为低电平。高电平转为低电平。 从从ABAB线有效开始，经过读出时间线有效开始，经过读出时间tAQtA

12、Q，I/OI/O线上就线上就 会出现有效读出数据。随后，会出现有效读出数据。随后，CSCS和和OEOE信号恢复成高电信号恢复成高电 平，只有到平，只有到tRCtRC之后，才允许之后，才允许ABAB线发生改变。线发生改变。 2.SRAM2.SRAM的写周期波形图的写周期波形图 2021年7月25日16 在在SRAMSRAM的写周期中，仍然是地址线最先有效，接的写周期中，仍然是地址线最先有效，接 着是着是CSCS和和WEWE低电平有效，两者相低电平有效，两者相“与与”的宽度应的宽度应= =写写 周期时间周期时间tWCtWC。这时，。这时，I/OI/O线上必须置有效写入数据，线上必须置有效写入数据，

13、 并在写入数据时间段并在写入数据时间段tWDtWD内将数据写入到存储器中。内将数据写入到存储器中。 完成了写操作之后，即撤消完成了写操作之后，即撤消WEWE和和CSCS命令。为了保命令。为了保 证写操作的可靠性，证写操作的可靠性，I/OI/O线上的写入数据还需要有一线上的写入数据还需要有一 段维持时间段维持时间tHDtHD，CSCS的维持时间一般都比读周期时间的维持时间一般都比读周期时间 长。通常，长。通常，tRCtRC时间时间=tWC=tWC时间，因此把两者被统称为时间，因此把两者被统称为 存取周期存取周期。 1.SRAM1.SRAM采用何种方式保存信息？采用何种方式保存信息？ 2.2.简述

14、简述SRAMSRAM读、写周期波形图。读、写周期波形图。 2021年7月25日17 利用电容存储电荷原理存储数据，依靠定时刷新利用电容存储电荷原理存储数据，依靠定时刷新 和读后再生对信息进行保存，如果电容上有足够的电和读后再生对信息进行保存，如果电容上有足够的电 荷，存储荷，存储“1”1”，否则，存储，否则，存储“0”0”。 1.DRAM1.DRAM写写1 1到存储元的原理到存储元的原理 输出缓冲器输出缓冲器/ /读放和刷新缓冲读放和刷新缓冲 器被关闭，输入缓冲器被打开，器被关闭，输入缓冲器被打开， R/WR/W线低电平，输入数据线低电平，输入数据D DIN IN=1 =1 被送到存储元位线上

15、，行线高被送到存储元位线上，行线高 电平，打开电平，打开MOSMOS管，位线上的管，位线上的 高电平给电容器充电，从而存高电平给电容器充电，从而存 储储“1 1”。 2021年7月25日18 2.DRAM2.DRAM写写0 0到存储元的原理到存储元的原理 输出缓冲器输出缓冲器/ /读放和刷读放和刷 新缓冲器被关闭，输入缓新缓冲器被关闭，输入缓 冲器被打开，输入数据冲器被打开，输入数据D DIN IN =0=0被送到存储元位线上；被送到存储元位线上； 行线高电平，打开行线高电平，打开MOSMOS管，管， 电容电荷通过电容电荷通过MOSMOS管和位线管和位线 放电，从而存储放电，从而存储“0”0”

16、。 2021年7月25日19 3.DRAM3.DRAM从存储元读从存储元读“1”1” 输入缓冲器和刷新缓输入缓冲器和刷新缓 冲器被关闭，输出缓冲器冲器被关闭，输出缓冲器 被打开，被打开，R/WR/W线和行线均线和行线均 为高电平，打开为高电平，打开MOSMOS管，管， 电容器上所存数据电容器上所存数据1 1被送被送 到位线上，再通过输出缓到位线上，再通过输出缓 冲器发送到冲器发送到D DOUT OUT=1 =1。 2021年7月25日20 4.DRAM4.DRAM的刷新过程的刷新过程 DRAM DRAM读出读出1 1后，输后，输 入缓冲器被关闭，刷新入缓冲器被关闭，刷新 缓冲器和输出缓冲器被缓

17、冲器和输出缓冲器被 打开，读出数据打开，读出数据D DOUT OUT=1 =1， 经刷新缓冲器送到位线经刷新缓冲器送到位线 上，再经上，再经MOSMOS管将管将1 1写到写到 电容上。电容上。 2021年7月25日21 A A0 0A A9 9 A A10 10 A A19 19 DRAMDRAM与与SRAMSRAM相比：相比： 增加了行、列地址锁存器。增加了行、列地址锁存器。 增加了刷新计数器和相应增加了刷新计数器和相应 的控制电路。的控制电路。 DRAMDRAM读周期和写周期读周期和写周期 是指从行选通线是指从行选通线RASRAS下降沿下降沿 开始，到下一个开始，到下一个RASRAS信号的

18、信号的 下降沿为止的时间段，即下降沿为止的时间段，即 CPUCPU连续两个读周期的时间连续两个读周期的时间 间隔。间隔。 2021年7月25日22 通常情况下，通常情况下，DRAMDRAM的读周期的读周期= =写周期写周期。 当地址线上的行地址有当地址线上的行地址有 效时，行选通线效时，行选通线RASRAS低电平有低电平有 效，打入行地址锁存器；接效，打入行地址锁存器；接 着，地址线上传送列地址，着，地址线上传送列地址， 并用列选通信号并用列选通信号CAS(CAS(低电平低电平 有效有效) )打入列地址锁存器。经打入列地址锁存器。经 行、列地址译码，读行、列地址译码，读/ /写命令写命令 R/

19、W=1R/W=1，高电平有效，数据线，高电平有效，数据线 上便出现有效的输出数据。上便出现有效的输出数据。 2021年7月25日23 R/W=0R/W=0，低电平有，低电平有 效，此时，数据线上效，此时，数据线上 必须送入准备写入的必须送入准备写入的 有效数据有效数据D DIN IN(1 (1或或0)0)。 2021年7月25日24 3.DRAM3.DRAM的刷新的刷新 (1)DRAM(1)DRAM为什么要有刷新操作？为什么要有刷新操作？ (2)(2)刷新周期刷新周期：指：指DRAMDRAM刷新一行所需要的时间。刷新一行所需要的时间。 (3)(3)刷新间隔刷新间隔：指从某一行本次刷新到下一次刷

20、新的间：指从某一行本次刷新到下一次刷新的间 隔时间。隔时间。 (4)(4)刷新方式刷新方式 集中刷新。集中刷新。在每个刷新周期内，对在每个刷新周期内，对DRAMDRAM的所有行都的所有行都 刷新一遍。刷新一遍。 2021年7月25日25 优点：优点：读写操作不受刷新操作影响，存取速度较快。读写操作不受刷新操作影响，存取速度较快。 缺点：缺点：刷新期间必须停止读写，称为刷新期间必须停止读写，称为“死区死区”。 分散刷新。分散刷新。在正常的读在正常的读/ /写周期之间插入行刷新。写周期之间插入行刷新。 刷新间隔时间刷新间隔时间= =刷新周期刷新周期/ /行数行数。 优点：优点：避免了避免了CPUC

21、PU连续长时间等待，刷新总时间与集连续长时间等待，刷新总时间与集 中刷新相同。中刷新相同。 缺点：缺点：拉长了系统存取周期，降低了整机速度。拉长了系统存取周期，降低了整机速度。 2021年7月25日26 异步刷新异步刷新 集中式刷新与分散式刷新的综合。既充分利用了集中式刷新与分散式刷新的综合。既充分利用了 刷新间隔时间，又能保证系统的高效性。刷新间隔时间，又能保证系统的高效性。 优点：优点：减少了刷新次数，选用性较好。减少了刷新次数，选用性较好。 缺点：缺点：仍有死区，但比集中刷新方式小得多。仍有死区，但比集中刷新方式小得多。 (5)(5)刷新控制刷新控制 异步控制异步控制 同步控制同步控制

22、半同步控制半同步控制 2021年7月25日27 1.1.位扩展：位扩展：增加芯片的存储字长。增加芯片的存储字长。 连接方式连接方式：ABAB线和线和CBCB线公用，与每个芯片连接，线公用，与每个芯片连接， DBDB线单独分开与芯片的线单独分开与芯片的I/OI/O端连接。端连接。 例例5.25.2：给定给定1M1M4 4位位SRAMSRAM芯片，要求组成一个容量为芯片，要求组成一个容量为 1M1M8 8位的位的SRAMSRAM存储器，并画出连接示意图。存储器，并画出连接示意图。 解：解：d=(1Md=(1M8)/(1M8)/(1M4)=2(4)=2(片片) )。 主存容量主存容量1M1M不变，存

23、储字长不变，存储字长8 8位。连接方法：位。连接方法：ABAB 线和线和CBCB线作为公用线与两个芯片连接，线作为公用线与两个芯片连接，DBDB线分为高线分为高4 4 位和低位和低4 4位，高位，高4 4位与位与SRAM 2SRAM 2芯片的芯片的I/OI/O端连接，低端连接，低4 4位位 与与SRAM 1SRAM 1芯片的芯片的I/OI/O端连接，如下图所示。端连接，如下图所示。 2021年7月25日28 2021年7月25日29 例例5.35.3：利用利用64K64K1 1的的SRAMSRAM芯片，采用位扩充方式设芯片，采用位扩充方式设 计一个计一个64K64K8 8的存储器，并画出该存储

24、器逻辑框图。的存储器，并画出该存储器逻辑框图。 解解: : d=(64K d=(64K8)/(8)/(64K64K1)=8(1)=8(片片) )。CPUCPU的的1616根根ABAB线和线和 8 8根根DBDB线与各芯片相连，芯片的线与各芯片相连，芯片的1616根根ABAB线、线、1 1根根DBDB线，线， 把把8 8个芯片的个芯片的ABAB线线A A15 15-A -A0 0分别连在一起，各芯片的分别连在一起，各芯片的CSCS线线 及及WEWE线也分别线也分别 连到一起，连到一起，DBDB 线线D D7 7-D-D0 0各自独各自独 立，每片代表立，每片代表 一位。如右图一位。如右图 所示。

25、所示。 2021年7月25日30 2.2.字扩展：字扩展：增加存储字的数量，位数不变增加存储字的数量，位数不变。ABAB线、线、DBDB 线、线、WEWE线并联，由线并联，由CSCS信号来区分各个芯片。信号来区分各个芯片。 例例5.45.4：利用利用16K16K8 8的的SRAMSRAM芯片，采用字扩充方式组成芯片，采用字扩充方式组成 64K64K8 8的存储器，并画出该存储器的逻辑框图。的存储器，并画出该存储器的逻辑框图。 解：解：d=(64Kd=(64K8(/(16K8(/(16K8)=4(8)=4(片片) )。 CPUCPU的的1616根根ABAB线、线、8 8根根DBDB线与存储器相连

26、；存储芯线与存储器相连；存储芯 片有片有1414根根ABAB线、线、8 8根根DBDB线，其中线，其中4 4个芯片的个芯片的ABAB线线A A13 13-A -A0 0、 DBDB线线D D7 7-D-D0 0及读写及读写CBCB线线WEWE并联在一起，并联在一起，CPUCPU高位高位ABAB线线A A15 15、 、 A A14 14经过一个地址译码器产生 经过一个地址译码器产生4 4个个CSCS信号，分别选中信号，分别选中4 4个个 芯片中的一个。存储器的逻辑框图下图所示。芯片中的一个。存储器的逻辑框图下图所示。 2021年7月25日31 3.3.字位扩展字位扩展 字数方向和位数方向同时扩

27、展，增加存储字的字数方向和位数方向同时扩展，增加存储字的 数量和存储字长，以构成容量较大的存储器。数量和存储字长，以构成容量较大的存储器。 2021年7月25日32 1.1.简述简述DRAMDRAM的写的写“1”1”、写、写“0”0”和读和读“1”1”过程。过程。 2.DRAM2.DRAM为什么要进行刷新操作？有哪些刷新方式？各为什么要进行刷新操作？有哪些刷新方式？各 种刷新方式有何优缺点？种刷新方式有何优缺点？ 3.3.扩展主存容量时，如何计算所需芯片的数量？扩展主存容量时，如何计算所需芯片的数量？ 2021年7月25日33 CacheCache技术利用程序局部性原理，把程序中正在技术利用程

28、序局部性原理，把程序中正在 使用的部分存放在一个高速的容量较小的使用的部分存放在一个高速的容量较小的CacheCache中，中， 使使CPUCPU的访存操作大多数只针对的访存操作大多数只针对CacheCache进行，以提高进行，以提高 程序的执行速度。程序的执行速度。 解决解决CPUCPU和主存之和主存之 间速度不匹配问题，高间速度不匹配问题，高 速地向速地向CPUCPU提供指令和提供指令和 数据，加快程序的执行数据，加快程序的执行 速度。速度。 2021年7月25日34 5.6.3 5.6.3 CacheCache 2021年7月25日35 增加一个增加一个cachecache，相当于在性能

29、上使主存的平均，相当于在性能上使主存的平均 读出时间接近于读出时间接近于cachecache的读出时间。为此，在存储器的读出时间。为此，在存储器 访问中，访问中，cachecache的命中率应尽可能接近于的命中率应尽可能接近于1 1。在一个程。在一个程 序执行期间，设序执行期间，设NcNc代表代表CacheCache完成存取的总次数，完成存取的总次数，NmNm 代表主存完成存取的总次数，代表主存完成存取的总次数，h h代表代表CacheCache的命中率，的命中率， 则：则： h=Nc/(Nc+Nmh=Nc/(Nc+Nm) ) 若若tctc代表命中时代表命中时cachecache访问时间，访问

30、时间，tmtm代表命中时代表命中时 主存访问时间，主存访问时间，1-h1-h表示未命中率，则表示未命中率，则cache/cache/主存系主存系 统的平均访问时间统的平均访问时间tata为：为：tata=htc+(1-h)tm=htc+(1-h)tm。 2021年7月25日36 设设r=tm/tcr=tm/tc表示主存慢于表示主存慢于cachecache的倍率，的倍率，e e表示访表示访 问效率，则有：问效率，则有： e=tc/tae=tc/ta=tc/htc+(1-h)tm=1/h+(1-h)r=1/r+(1-r)h=tc/htc+(1-h)tm=1/h+(1-h)r=1/r+(1-r)h

31、例例5.55.5：CPUCPU执行一段程序时，执行一段程序时，cachecache完成存取的次数完成存取的次数 为为19001900次，主存完成存取的次数为次，主存完成存取的次数为100100次，已知次，已知cachecache 存取周期为存取周期为50ns50ns，主存存取周期为，主存存取周期为25ns25ns，求，求cache/cache/主主 存系统的效率和平均访问时间。存系统的效率和平均访问时间。 解：解：h=Nc/(Nc+Nmh=Nc/(Nc+Nm)=1900/(1900+100)=0.95)=1900/(1900+100)=0.95 r=tm/tcr=tm/tc=250ns/50n

32、s=5=250ns/50ns=5 e=1/(r+(1-r)h=1/(5+(1-5)e=1/(r+(1-r)h=1/(5+(1-5)0.95)83.3%0.95)83.3% ta=tc/eta=tc/e=50ns/0.83360ns=50ns/0.83360ns。 2021年7月25日37 1.1.全相联映射全相联映射 主存的任何一个块都可以直接拷贝到主存的任何一个块都可以直接拷贝到CacheCache中的中的 任意一行上任意一行上。灵活较好，块冲突概率低，空间利用率。灵活较好，块冲突概率低，空间利用率 最高，地址变换速度慢，成本高，只适合于小容量的最高，地址变换速度慢，成本高，只适合于小容量的

33、 CacheCache采用。采用。 2021年7月25日38 2.2.直接映射直接映射 只能将一个主存块拷贝到只能将一个主存块拷贝到CacheCache中的一个特定行中的一个特定行 位置上去。若位置上去。若CacheCache的这一行中已经有内容，则会产的这一行中已经有内容，则会产 生块冲突，原来的块将被无条件地替换出去。生块冲突，原来的块将被无条件地替换出去。 2021年7月25日39 3.3.组相联映射方式组相联映射方式 全相联映射和直接映射的折衷方案。全相联映射和直接映射的折衷方案。 将主存按将主存按 CacheCache大小等分成若干个区，再将大小等分成若干个区，再将cachecach

34、e和主存中的每和主存中的每 个区等分成大小相同的若干组，个区等分成大小相同的若干组，组间采用直接映射方组间采用直接映射方 式，组内采用全相联映射方式。式，组内采用全相联映射方式。 2021年7月25日40 1.RND1.RND算法算法( (随机替换随机替换) ) 不管不管CacheCache的使用情况如何，只根据一个随机数的使用情况如何，只根据一个随机数 从特定的行位置随机选择一个主存块替换掉。从特定的行位置随机选择一个主存块替换掉。 优点优点：硬件实现容易，速度较快。：硬件实现容易，速度较快。 缺点缺点：CacheCache命中率和工作效率可能被降低。命中率和工作效率可能被降低。 2.FIF

35、O2.FIFO算法算法( (先进先出先进先出) ) 按照主存块调入按照主存块调入CacheCache的先后次序来决定替换的的先后次序来决定替换的 顺序，最先进入顺序，最先进入CacheCache的块为被替换的块。的块为被替换的块。 优点优点：硬件实现容易，开销小。：硬件实现容易，开销小。 缺点缺点：需要记录每个块进入：需要记录每个块进入CacheCache的先后次序，一些的先后次序，一些 2021年7月25日41 经常需要使用而又最早进入经常需要使用而又最早进入CacheCache的程序可能被替换的程序可能被替换 掉。掉。 3.LRU3.LRU算法算法( (近期最少使用近期最少使用) ) 将将

36、CPUCPU近期最少使用的块作为被替换的块。每行近期最少使用的块作为被替换的块。每行 设置一个计数器记录设置一个计数器记录CacheCache中各块的使用情况。新行中各块的使用情况。新行 建立后，从建立后，从0 0行开始计数，每访问一次，被访问行的行开始计数，每访问一次，被访问行的 计数器计数器+1+1。替换时，比较计数器的值，计数值最小的。替换时，比较计数器的值，计数值最小的 一行将被换出，计数器清零。一行将被换出，计数器清零。 2021年7月25日42 1.1.动态半导体存储器的特点是动态半导体存储器的特点是( )( )。 A.A.在工作中存储器内容会产生变化在工作中存储器内容会产生变化

37、B.B.每次读出后，需要根据原存内容重新写入一遍每次读出后，需要根据原存内容重新写入一遍 C.C.每隔一定时间，需要根据原存内容重新写入一遍每隔一定时间，需要根据原存内容重新写入一遍 D.D.在工作中需要动态地改变访存地址在工作中需要动态地改变访存地址 2.2.高速缓冲存储器高速缓冲存储器cachecache一般采取一般采取( )( )。 A.A.随机存取方式随机存取方式 B.B.顺序存取方式顺序存取方式 C.C.半顺序存取方式半顺序存取方式 D.D.只读不写方式只读不写方式 3.3.若存储周期若存储周期250ns250ns，每次读出，每次读出1616位，则该存储器的数据传送率为位，则该存储器

38、的数据传送率为( )( )。 A.4A.410106 6字节字节/ /秒秒 B.4MB.4M字节字节/ /秒秒 C.8C.810106 6字节字节/ /秒秒 D.8D.8字节字节/ /秒秒 4.4.半导体静态存储器半导体静态存储器SRAMSRAM的存储原理是的存储原理是( )( )。 A.A.信息不再变化信息不再变化 B.B.依靠定时刷新依靠定时刷新 C.C.依靠读后再生依靠读后再生 D.D.依靠双稳态电路依靠双稳态电路 5.5.下列关于存储器的叙述正确的是下列关于存储器的叙述正确的是( )( )。 A.CPUA.CPU的访存时间取决于存储器的容量的访存时间取决于存储器的容量 B.DRAMB.

39、DRAM需要定时刷新需要定时刷新 2021年7月25日43 C.CPUC.CPU可随机访问可随机访问ROMROM中的任一单元中的任一单元 D.ROMD.ROM和和RAMRAM统一编址统一编址 6.6.辅助存储器的容量取决于辅助存储器的容量取决于( )( )。 A.CPUA.CPU的数据宽度的数据宽度 B.CPUB.CPU的地址宽度的地址宽度 C.CPUC.CPU的数据和地址宽度的数据和地址宽度 D.D.与与CPUCPU类型无关类型无关 7.7.下列存储结构中，下列存储结构中，( )( )对程序员是透明的。对程序员是透明的。 A.A.通用寄存器通用寄存器 B.B.主存主存 C.C.控制存储器控制

40、存储器 D.D.堆栈堆栈 8.CPU8.CPU可以直接访问的存储器是可以直接访问的存储器是( )( )。 A.A.磁盘磁盘 B.B.磁带磁带 C.C.光盘光盘 D.D.主存主存 9.9.若由高速缓存、主存、硬盘构成三级存储体系，则若由高速缓存、主存、硬盘构成三级存储体系，则CPUCPU访问该存储体系访问该存储体系 时发送的地址是时发送的地址是( )( )。 A.A.高速缓存地址高速缓存地址 B.B.虚拟地址虚拟地址 C.C.主存物理地址主存物理地址 D.D.磁盘地址磁盘地址 10.10.在三级存储体系结构中，主存与在三级存储体系结构中，主存与cachecache之间的信息调度过程，对之间的信息

41、调度过程，对( )( ) 是不透明的。是不透明的。 A.A.应用程序员应用程序员 B.B.系统程序员系统程序员 C.C.操作系统操作系统 D.D.硬件设计人员硬件设计人员 11.11.下列存储器中，下列存储器中，( )( )的速度最快。的速度最快。 A.A.主存主存 B.B.磁盘磁盘 C.C.磁带磁带 D.D.控制存储器控制存储器 12.12.某某RAMRAM芯片的容量为芯片的容量为128K128K1616位，除电源和接地端外，该芯片引出线的位，除电源和接地端外，该芯片引出线的 最少数目是最少数目是( )( )。 2021年7月25日44 A.33 B.35 C.25 D.26A.33 B.3

42、5 C.25 D.26 13.13.半导体静态存储器是指半导体静态存储器是指( )( )。 A.A.使用电容进行记忆使用电容进行记忆 B.B.只要维持电源就能保存记忆只要维持电源就能保存记忆 C.C.一般情况只能读出一般情况只能读出 D.D.以上都不是以上都不是 14.14.动态动态RAMRAM利用利用( )( )存储信息。存储信息。 A.A.门电路门电路 B.B.寄存器寄存器 C.C.电容电容 D.D.触发器触发器 15.EEPROM15.EEPROM是是( )( )存储器。存储器。 A.A.固定掩模型固定掩模型 B.B.一次可编程写入型一次可编程写入型 C.C.紫外线擦除可编程写入型紫外线

43、擦除可编程写入型 D.D.以上都不是以上都不是 16.16.一般说来，直接映射常用在一般说来，直接映射常用在 ( )( )。 A.A.小容量小容量cache B.cache B.大容量高速大容量高速cachecache C.C.小容量低速小容量低速cache D.cache D.大容量低速大容量低速cachecache 17.17.在下列在下列cachecache替换算法中，一般说来替换算法中，一般说来( )( )的速度最快。的速度最快。 A.A.随同法随同法 B.B.先进先出法先进先出法 C.C.后进先出法后进先出法 D.D.近期最少使用法近期最少使用法 18.18.组相联映射和全相联映射通

44、常适合于组相联映射和全相联映射通常适合于( )( )。 A.A.小容量小容量cache B.cache B.大容量大容量cache C.cache C.小容量小容量ROM D.ROM D.大容量大容量ROMROM 19.19.存储器的随机访问方式是指存储器的随机访问方式是指( )( )。 A.A.可随意访问存储器可随意访问存储器 B.B.按随机文件访问存储器按随机文件访问存储器 2021年7月25日45 C.C.可对存储器进行读出与写入可对存储器进行读出与写入 D.D.可按地址访问存储器任一编址单元，其访问时间相同且与地址无关可按地址访问存储器任一编址单元，其访问时间相同且与地址无关 20.2

45、0.下列叙述正确的是下列叙述正确的是( )( )。 A.A.主存可由主存可由RAMRAM和和ROMROM组成组成 B.B.主存只能由主存只能由ROMROM组成组成 C.C.主存只能由主存只能由RAMRAM组成组成 D.D.主存只能由主存只能由SRAMSRAM组成组成 21.21.设机器字长为设机器字长为3232位，一个容量为位，一个容量为16MB16MB的存储器，的存储器，CPUCPU按半字寻址，其寻按半字寻址，其寻 址范围是址范围是( )( )。 A.16M B.8M C.4M D.2MA.16M B.8M C.4M D.2M 22.22.设机器字长为设机器字长为3232位，存储容量为位，存

46、储容量为16MB16MB，若按双字寻址，其寻址范围是，若按双字寻址，其寻址范围是 ( D )( D )。 A.8M B.16M C.4M D.2MA.8M B.16M C.4M D.2M 23.23.在程序的执行过程中，在程序的执行过程中，cachecache与主存的地址映射是由与主存的地址映射是由( )( )。 A.A.操作系统不定期管理操作系统不定期管理 B.B.程序员调度的程序员调度的 C.C.由硬件自动完成的由硬件自动完成的 D.D.用户软件完成的用户软件完成的 1.1.存储器是存放存储器是存放_的记忆设备。的记忆设备。 2.2._是存储器中最小的存储单位。是存储器中最小的存储单位。

47、3.3.内存的存储容量是内存的存储容量是_的总和。的总和。 2021年7月25日46 4.4.计算机多级存储器体系结构由计算机多级存储器体系结构由_构成。构成。 5. Cache5. Cache是位于位于是位于位于_之间的存储器。之间的存储器。 6.6.与主存储器相比，与主存储器相比，cachecache的存取速度的存取速度_，存储容量，存储容量_。 7.7.主存能和主存能和cachecache交换交换_。 8. SRAM8. SRAM的优点是存取速度的优点是存取速度_，但存储容量比，但存储容量比DRAMDRAM_。 9.9.利用利用64K64K1 1的的SRAMSRAM芯片，采用位扩充方式设

48、计一个芯片，采用位扩充方式设计一个64648 8的存储器，需要的存储器，需要_个芯个芯 片。片。 10.10.利用利用16K16K8 8的的SRAMSRAM芯片，采用字扩充方式组成芯片，采用字扩充方式组成64K64K8 8的存储器，需要的存储器，需要_个芯片。个芯片。 11.11.CPUCPU与与CacheCache间以间以_为单位交换数据；为单位交换数据；CacheCache与主存间以与主存间以_为单位交换数据。为单位交换数据。 12.12.主存中的任何一个块都可以直接拷贝到主存中的任何一个块都可以直接拷贝到CacheCache中的任意一行上，这是中的任意一行上，这是_的特的特 点。点。 13.13.一个主存块只能拷贝到一个主存块只能拷贝到CacheCache中的一个特定行上，若该行已有内容，则产生块冲中的一个特定行上，若该行已有内容