FPGA配置PPT学习教案

1、会计学1 FPGA配置配置PPT课件课件 2 1.1 FPGA配置方式 根据FPGA在配置电路中的角色，可以将配置方式分为三类： 1.FPGA主动串行(AS-Active Serial)方式 2. JTAG方式 3. FPGA被动(Passive)方式 EPCS 系列 配置数据 FPGA主动串行(AS)方式1 下载工具 或 智能主机 JTAG方式 2 EPC 系列 FPGA仅输出响应信 号 FPGA FPGA被动(Passive)方式 3 第1页/共41页 3 根据FPGA在配置电路中的角色，可以将配置方式分为三类： 1.FPGA主动串行(AS)方式 2. JTAG方式 3. FPGA被动(P

2、assive)方式 EPCS 系列 配置数据 FPGA主动串行(AS)方式1 下载工具 或 智能主机 JTAG方式 2 EPC 系列 FPGA仅输出响应信 号 FPGA FPGA被动(Passive)方式 3 被动方式可分为下列几种方式： 被动串行方式（PS） 快速被动并行（FPP）方式 被动并行异步（PPA）方式 被动并行同步（PPS）方式 被动串行异步（PSA）方式 PS- Passive Serial FPP- Fast passive parallel PPA- Passive parallel asynchronous PPS- Passive parallel synchronou

3、s PSA-Passive Serial Asynchronous 第2页/共41页 4 FPGA EPC Device Configuration Controller Memory FPGA MAX II or External Processor Configuration Controller External Flash Memory FPGA FPGA External Memory Initiates configuration process Provides configuration data Configuration Controller 主动（AS）方式 被动（PS）

4、方式 被动（PS）方式 JTAG方式 第3页/共41页 5 配置方式 器件类别 Stratix II Stratix , Stratix GX Cyclone IICycloneAPEX II APEX20K, APEX20KE, APEX20KC MercuryACEX 1K FLEX10K, FLEX10KE, FLEX10KA FLEX6000 被动串行（PS） 主动串行(AS) 快速被动并行（FPP） 被动并行同步（PPS） 被动并行异步（PPA） 被动串行异步（PSA） JTAG 仅支持边 界扫描测 试 Altera FPGA配置方式列表 Cyclone FPGA配置方式表 配 置

5、方 式描 述 主动串行配置(AS)采用串行配置器件（EPCS1、EPCS4、EPCS16、EPCS64） 被动配置（PS） 1采用专用配置器件（EPC1、EPC2、EPC4、EPC8、EPC16）； 2采用配置控制器（单片机、CPLD等）配合Flash； JTAG配置通过JTAG进行配置 第4页/共41页 6 1.2 FPGA配置过程 FPGA的配置包括3各阶段：复位、配置和初始化。 复 位 配 置 初始化 进入 用户模式 配置过程波形图 第5页/共41页 7 n1.2 FPGA配置过程 FPGA的配置包括3各阶段：复位、配置和初始化。 复 位 配置初始化 进入 用户模式 配置数据写入到器件

6、中 器件内部逻辑和寄存 器初始化，I/O缓冲 使能 配置过程波形图 第6页/共41页 8 FPGA 配置流程图 第7页/共41页 9 Power-Up Sequence time volts Power-offPower-UpPower-On Device Power Sequence PORConfiguration Power supply ramp time, TRAMP Device Mode User- Mode POR: Power-On Reset 第8页/共41页 10 2. Cyclone及Cyclone II FPGA配置 Cyclone 以及Cyclone IIFPGA使

7、用SRAM单元来 存储配置数据。FPGA中的SRAM是易失性的，每次上电之 前，配置数据(或压缩的配置数据)必须重新下载到FPGA中 。下面的2个条件均可使FPGA产生一次配置请求： 给FPGA重新上电； FPGA的nConfig引脚上产生一个低电平到高电平的 上升沿。 第9页/共41页 11 Cyclone及Cyclone II FPGA的配置方式包括： 1.FPGA主动串行(AS)配置方式； 2.FPGA被动(Passive)配置方式 ； 3.JTAG配置方式 。 用户可以通过设置FPGA上的MSEL0、MESL1两个引 脚的状态来选择配置方式。各种方式的MSEL0、MESL1设 置如下表

8、所列： 第10页/共41页 12 MSEL1MSEL0配置方式备注 00AS主动（串行配置器件）20M 10快速AS主动（串行配置器件）40M，只限Cyclone II 01PS被动（CPLD控制） 00或1JTAG配置 配置方式设置 说明： 1.在上表中，如果只采用一种配置方式，则可以直接将MSEL0、MESL1连接到VCC（注意要 与FPGA的IO口的供电VCCIO相同）或GND； 2.如果需要多种配置方式，那么MSEL要用控制器（单片机、CPLD等）来控制以进行切换； 3.MSEL管脚在配置开始前必须处于一个固定的状态，因此不能将MSEL管脚悬空。 第11页/共41页 13 另外，不同型

9、号FPGA的配置文件大小不同，下表中列出了FPGA 在不压缩情况下二进制配置文件(.rbf)的最大大小。设计者可以根据配 置文件的大小来选择合适的配置器件和其它存储器。并可使用压缩功能 ，来减小配置文件的大小。 器件类型 器件型号数据大小（Bits）数据大小（Bytes） Cyclone EP1C3627,37678,422 EP1C4924,512115,564 EP1C61,167,216145,902 EP1C122,326,528290,816 EP1C203,559,608444,951 Cyclone II EP2C51,265,792152,998 EP2C81,983,5362

10、47,974 EP2C203,892,496486,562 EP2C356,858,656857,332 EP2C509,963,3921,245,424 EP2C7014,319,2161,789,902 第12页/共41页 14 2.1 主动串行配置 主动串行配置方式(AS)是将配置数据事先存储在串行配 置器件EPCS中,然后在系统上电时Cyclone及Cyclone II FPGA通过串行接口读取配置数据（如果是压缩数据，还会进行解压缩处理） 对内部的SRAM单元进行配置。因为上述配置过程中FPGA控 制配置接口，因此通常称为主动配置方式。 第13页/共41页 15 nCE nSTATU

11、S nCONFIG CONFIG_DONE DATA0 DCLK nCSO ASDO nCEO MSEL0 MSEL1 Cylone(Cyclone II) FPGA nCS DATA ASDI DCLK EPCS 串行配置器件 10k10k10k VCCVCCVCC N.C. 12 34 56 78 910 AS接口 10k VCC low or high 说明： 1.因为FPGA上的nSTATUS、 CONFIG_DONE管脚都是开 漏结构，所以都要接上拉电 阻。FPGA的片选脚nCE必须 接地。 主动串行配置的电路原理图 第14页/共41页 16 Multi-Device AS Conf

12、igurations Multiple-device AS configuration nSTATUS CONF_DONE nCONFIG nCE DATA0 nCEO DCLK nCSO ASDO MSELn.0 GN D V CC CONF_DONE nSTATUS nCE nCEO nCONFIG DCLK MSELn.0 DATA0 Serial Configuration Device DATA DCLK nCS ASDI V CC V CC Buffers V CC V CC V CC Multiple-device PS configuration when both devic

13、es receive the same data nSTATUS CONF_DONE nCONFIG nCE DATA0 nCEO DCLK nCSO ASDO MSELn.0 GN D CONF_DONE nSTATUS nCE nCEO nCONFIG DCLK MSELn.0 DATA0 Serial Configuration Device DATA DCLK nCS ASDI Buffers GN D Multiple-device AS configuration, same data 第15页/共41页 17 串行时钟(DCLK)在配置结束后内部振荡器关闭。下表列出 了DCLK的

14、输出频率。对于Cyclone II FPGA，通过MSEL可 以选择时钟为20MHz或40MHz。 配置的时间与配置文件大小以及DCLK的频率有关，关于 AS方式配置时间的估算请见下一小节。 器件最小典型最大单位 Cyclone141720 MHz Cyclone II 101320 202640 第16页/共41页 18 用户可以在QuartusII软件中选择，用哪一个时钟来进行 FPGA寄存器和用户I/O口的初始化、以及是否在配置出错后重新 开始配置等内容。如下图所示的弹出窗口： 功能复用引脚设置 第17页/共41页 19 2.2 主动串行配置(AS)的配置时间估算 主动串行配置时间为串行

15、配置器件数据传送到FPGA的时 间，这取决于DCLK的频率以及配置文件的大小。 以Cyclone EP1C6器件为例，非压缩的.rbf格式配置文 件的大小为1167216位、DCLK最低频率为14MHz(71ns)， 则最大配置时间为： 1167216*71ns82872336ns83ms 当DCLK的典型频率为17MHz(59ns)时，配置时间为： 1167216*59ns=68865744ns 69ms 第18页/共41页 20 如果允许配置数据压缩，由于配置时要对数据进行解压 缩，需要增加配置时间，一般要增加50的配置时间，即 EP1C6器件在采用压缩数据进行配置时需要约103.5ms的

16、时 间。 此外，在配置完成后紧接着的FPGA寄存器和用户I/O口 初始化也需要消耗一定的时间（Cyclone为136个时钟周期， Cyclone II为299个时钟周期），当不采用CLKUSR管脚时钟 ，而使用FPGA内部10MHz时钟时，Cyclone EP1C6消耗 13.6us的初始化时间。 第19页/共41页 21 2.3 JTAG配置 通过JTAG接口，利用Quartus II软件可以直接对FPGA进行单独的硬件重新配置。Quartus II软件在编译时会自动生成用于JTAG配置的.sof文件。 如果同时使用AS方式和JTAG方式来配置FPGA，JTAG配置方式拥有最高的优先级，此时

17、AS方式将停止，而执行JTAG方式配置。 JTAG配置的电路原理图 12 34 56 78 910 JTAG接口 10k10k R1R2 DATA0 nCONFIG nCE MSEL0 MSEL1 DCLK CONF_DONE nSTATUS TCK TMS TDO TDI Cyclone(Cyclone II) FPGA VCC VIO(3) N.C. N.C. VCCVCC VCCVCC (1) (2) (2) (2) (2) (2) R3 Cyclone: R1-R3 10K Cyclone II: R1-R3 1K 第20页/共41页 22 Pin 1 Download Cable 1

18、0-Pin Male Header (JTAG Mode) nSTATUS nCONFIG CONF_DONE DCLK MSELn.0 nCE TDI TMS TCK TDO nSTATUS nCONFIG CONF_DONE DCLK MSELn.0 nCE TDI TMS TCK TDO VCCVCCVCC VCCVCC VCC VIO JTAG Configuration of Multiple Devices 第21页/共41页 23 管脚描述功 能 TDI测试数据输入 指令、测试以及编程数据的串行输入。数据在TCK的上升沿移入。 如果电路板上的JTAG不需要，可以将该管脚连接到VC

19、C。 TDO测试数据输出 指令、测试以及编程数据的串行输出。数据在TCK的下降沿移出。 在没有数据移出时，该管脚是高阻态。如果电路板上的JTAG不需 要，可以不连接该管脚。 TMS测试模式选择 控制信号输入管脚，控制信号决定测试访问端口控制状态的转换。 状态的转换出现在TCK的上升沿。因此，TMS必须在TCK上升沿之前 建立。如果电路板上的JTAG不需要，可以将该管脚连接到VCC。 TCK测试时钟输入 边界扫描测试(BST)电路的时钟输入。一些操作发生在其上升沿， 一些发生在下降沿。如果电路板上的JTAG不需要，可以将该管脚 连接到GND。 利用Quartus II软件和USB Blaster

20、、ByteBlaster II等下载电缆可下载配置数据到 FPGA。Quartus II软件可以验证JTAG配置是否成功。 JTAG配置通过下载电缆使用SOF、Jam或者JBC文件直接对FPGA进行 配置，这种配置方式只能用于调试阶段，因为，掉电后FPGA中的配置数据将 丢失。 JTAG各引脚功能描述 第22页/共41页 24 Altera FPGA的配置芯片可以分为3类： 1.增强型配置器件：EPC16、EPC8、EPC4； 2.主动串行配置器件：EPCS64、EPCS16、 EPCS4和EPCS1； 3.普通配置器件：EPC2、EPC1、EPC1441。 3. 配置芯片 各配置芯片的属性如

21、下表所示： 第23页/共41页 25 EPC Devices Capacities and Features DeviceMemory Size (bits) On-Chip Decompression Supported ISP Support Cascading Support ReprogrammableOperating Voltage (V) EPC1616,777,216YesYesNoYes3.3 EPC88,388,608YesYesNoYes3.3 EPC44,194,304YesYesNoYes3.3 EPC21,695,680NoYesYesYes5.0 or 3.3 E

22、PC11,046,496NoNoYesNo5.0 or 3.3 EPC1441440,800NoNoNoNo5.0 or 3.3 FPGAEPC CCFM 第24页/共41页 26 EPCS Devices Capacities and Features DeviceMemory Size (bits) On-Chip Decompression Supported ISP Support Cascading Support ReprogrammableOperatin g Voltage (V) EPCS128134,217,728NoYesNoYes3.3 EPCS6467,108,864

23、NoYesNoYes3.3 EPCS1616,777,216NoYesNoYes3.3 EPCS44,194,304NoYesNoYes3.3 EPCS11,048,576NoYesNoYes3.3 FPGAEPCS CC FM 第25页/共41页 27 or= Choosing a Configuration Device (1/2) 第26页/共41页 28 EP3C25EPC16 CCFM EP1AGX35C EP3C25EPCS16 CC FM EP1AGX35C Choosing a Configuration Device (2/2) 第27页/共41页 29 4. 配置的软件设置

24、 在Quartus II软件中，可以设置配置方式和配置芯片。 配置选项卡 第28页/共41页 30 配置方式(AS、PS)选择 配置模式(本地或远程) 选择 配置器件 (EPCS系列、EPC系列) 压 缩 配置选项卡 第29页/共41页 31 【General】选项卡，用于配置的通用选项。 第30页/共41页 32 5. 配置文件的压缩 Quartus II 为Cyclone、Cyclone II以及 StratixII提供了配置数据可压缩特性，用户可以为 FPGA选择容量较小的EPCS器件，以节省成本。 ALTERA给出对配置数据的压缩率可达到35到60%。 当在Quartus II软件中使能压缩特性时，软件自 动采用压缩配置数据来生成POF配置文件。通过压缩 后的配置文件减小了对配置器件或Flash的存储空间需 求。 第31页/共41页 33 有两种方法来使用压缩特性： 1.在用户设计编译前，可在编译设置菜单中来选择压缩特性； 2.在用户设计编译后，可利用File菜单中的文件转换器Convet Programming Files进行压缩。 通过文件转换可利用SOF文件生成各种格式的压缩文件。 方法一：编译前选择压缩特性方法二：用文件转换器进行压缩 第32页/共41页 34 6. 配置可靠性及电路设计注意事项 6.1 配置的可靠性