旁路电容知识

1、关于旁路电容的两点考虑| 1、合适的旁路电容是大容量还是小容量？嵌入式设计中，要求MCU从耗电量很大的处理密集型工作模式 进入耗电量很少的空闲/休眠模式。这些转换很容易引起线路损耗的 急剧增加，增加的速率很高，达到20A/ms甚至更快。通常采用旁路 电容来解决稳压器无法适应系统中高速器件引起的负载变化。旁路电 容是为本地器件提供能量的储能器件，它能使稳压器的输出均匀化， 降低负载需求。就像小型可充电电池一样，旁路电容能够被充电，并 向器件进行放电。为尽量减少阻抗，旁路电容要尽量靠近负载器件的 供电电源管脚和地管脚。这能够很好地防止输入值过大而导致的地电 位抬高和噪声。地弹是地连接处在通过大电流

2、毛刺时的电压降。应该明白，大容量和小容量的旁路电容都可能是必需的。这样的 组合能够解决上述负载电流或许为阶梯变化所带来的问题，而且还能 提供足够的去耦以抑制电压和电流毛刺。在负载变化非常剧烈的情况 下，则需要三个或更多不同容量的电容，以保证在稳压器稳压前提供 足够的电流。快速的瞬态过程由高频小容量电容来抑制，中速的瞬态 过程由低频大容量来抑制，剩下则交给稳压器完成了。还要记住一点，稳压器也要求电容尽量靠近电压输出端。2、电容值和等效串联电阻，哪个更重要？一个等效串联电阻（ESR）很小的相对较大容量的外部电容能很好 地吸收快速转换时的峰值（纹波）电流。但是，有时这样的选择容易 引起稳压器（特别是

3、LDO）的不稳定，所以必须合理选择小容量和大 容量电容的容值。永远记住，稳压器就是一个放大器，放大器可能出 现的各种情况它都会出现。由于DC/DC转换器的响应速度相对较慢，输出去耦电容在负载 阶跃的初始阶段起主导的作用，因此需要额外大容量的电容来减缓相 对于DC/DC转换器的快速转换，同时用高频电容减缓相对于大电容 的快速变换。通常，大容量电容的等效串联电阻应该选择为合适的值，以便使输出电压的峰值和毛刺在器件的Dasheet 规定之内高频转换中，小容量电容在0.01 到0.1卩F量级就能很好满足 要求。表贴陶瓷电容具有更小的ESR。另外，在这些容值下，它们的 体积和BOM成本都比较合理。如果局

4、部低频去耦不充分，则从低频 向高频转换时将引起输入电压降低。电压下降过程可能持续数毫秒， 时间长短主要取决于稳压器调节增益和提供较大负载电流的时间。用ESR大的电容并联比用ESR恰好那么低的单个电容当然更 具成本效益。这需要在PCB面积、器件数与成本之间寻求折衷。无怪乎，有人曾经说过，设计就是折衷的艺术！去耦电容和旁路电容的区别旁路电容不是理论概念，而是一个经常使用的实用方法，在50 - 60年代，这个词也就有它特有的含义，现在已不多用。电子管或者晶体管是需要偏置的，就是决定工作点的直流供电条件。例如电子管的栅极相对于阴极往往要求加有负压，为了在一个直流电源下工作，就在阴极对地串接一个电阻，利

5、用板流形成阴极的对地正电位，而栅极直流接地，这种偏置技术叫做自偏”但是对（交 流）信号而言，这同时又是一个负反馈，为了消除这个影响，就在这个电阻上并联一个足够大的点容，这就叫旁路 电容。后来也有的资料把它引申使用于类似情况。去耦电容在集成电路电源和地之间的有两个作用：一方面是本集成电路的蓄能电容，另一方面旁路掉该器件的高频噪声。数字电路中典型的去耦电容值是 0.1 |iFo这个电容的分布电感的典型值是 5gHo 0.1 H的去耦电容有5gH的分布电感，它的并行共 振频率大约在7MHz左右，也就是说，对于10MHz以下的噪声有较好的去耦效果， 对40MHz以上的噪声几乎不起作用。1F、 10 u

6、 F的电容，并行共振频率在 20MHz以上，去除高频噪声的效 果要好一些。每10片左右集成电路要加一片充放电电容，或 1个蓄能电容，可选10u F左右。最好不用电解电容，电解电容是两层薄膜卷起来的，这种卷起来的结构在高频时表现为电感。要使用钽电容或聚碳酸酯电容。去耦电容的选用并不严格，可按C=1/F，即10MHz取0.1（1F, 100MHz取0.01一般来说，容量为uf级的电容，象电解电容或钽电容，他的电感较大，谐振频率较小，对低频信号通过较好，而对高频信号， 表现出较强的电感性，阻抗较大，同时，大电容还可以起到局部电荷池的作用，可以减少局部的干扰通过电源耦合出去；容量 为0.0010.1u

7、f的电容，一般为陶 瓷电容或云母电容，电感小，谐振频率高，对高频信号的阻抗较小，可以为高频干扰信号提 供一条旁路，减少外界对该局部的耦合干扰旁路是把前级或电源携带的高频杂波或信号滤除；去藕是为保正输出端的稳定输出（主要是针对器件的工作）而设的小水塘”在其他大电流工作时保证电源的波动范围不会影响该电路的工作；补充一点就是所谓的藕合：是在前后级间传递信号而不互相 影响各级静态工作点的元件有源器件在开关时产生的高频开关噪声将沿着电源线传播。去耦电容的主要功能就是提供一个局部的直流电源给有源器件，以减少开关噪声在板上的传播和将噪声引导到地。摘引自伦德全电路板级的电磁兼容设计一文，该论文对噪声耦和路径、

8、去耦电容和旁路电容的使用都讲得不错。请参阅。 从电路来说，总是存在驱动的源和被驱动的负载。如果负载电容比较大，驱动电路要把电容充电、放电，才能完成信号的跳变， 在上升沿比较陡峭的时候，电流比 较大，这样驱动的电流就会吸收很大的电源电流，由于电路中的电感，电阻（特别是芯片管 脚上的电感，会产生反弹），这种电流相对于正常情况来说实际上就是一种噪声，会影响前级的正常工作。这就是耦合。去耦电容就是起到一个电池的作用，满足驱动电路电流的变化，避免相互间的耦合干扰。旁路电容实际也是去耦合的，只是旁路电容一般是指咼频旁路，也就是给咼频的开关噪声提咼一条低阻抗泄防途径。咼频旁路电容一般比较小，根据谐振频率一般

9、是0.1u，0.01u等，而去耦合电容一般比较大，是 10u或者更大，依据电路中分布参数，以及驱动电流的变化大小来确定。PCB 版图设计 基于高速 FPGA 的 PCB 设计技术 去耦 和旁路电容器 另一个确定PCB的实际性能是否符合预期的重要方面需要通过增加去耦和旁路电容进行控制。增加去耦电容器有助于减小 PCB的电源与地平面之间的电感，并 有助于控制PCB上各处的信号和IC的阻抗。旁路电容有助于为FPG/提供一个干 净的电源（提供一个电荷库）。传统规则是在方便PCB布线的任何地方都应布置去 耦电容，并且FPGA电源引脚的数量决定了去耦电容的数量。但是，FPGA勺超高开关速度彻底打破了这种陈

10、规。在典型的FPGA板设计中，最靠近电源的电容为负载的电流变化提供频率补偿。 为了提供低频滤波并防止电源电压下降， 要使用大的去耦电容。 电压下降是由于 设计电路启动时稳压器的响应有所滞后。 这种大电容通常是低频响应较好的电解 电容，其频率响应范围从直流到几百 kHz。每个FPGA俞出变化都要求对信号线充电和放电，这需要能量。旁路电容的功能 是在宽频率范围内提供局部能量存储。 另外，还需要串联电感很小的小电容来为 高频瞬变提供高速电流。 而反应慢的大电容在高频电容器能量消耗掉以后继续提 供电流。电源总线上大量的电流瞬变增加了 FPGA设计的复杂性。这种电流瞬变通常与 SSO/SSF有关。插入电

11、感非常小的电容器将提供局部高频能量，可用来消除电源 总线上的开关电流噪声。 这种防止高频电流进入器件电源的去耦电容必须非常靠 近FPGA小于1cm）。有时会将许多小电容并联到一起作为器件的局部能量存储， 并快速响应电流的变化需求。总的来说， 去耦电容的布线应该绝对的短， 包括过孔中的垂直距离。 即便是增加 一点点也会增加导线的电感，从而降低去耦的效果。图3-典型的PCB叠层和设计要素（注意BGA旱盘要偏离于过孔）。其他技术随着信号速度的提高， 要在电路板上轻松地传俞数据变得日益困难。 可以利用其 他一些技术来进一步提升PCB的性能。首先也是最明显的方法就是简单的器件布局。 为最关键的连接设计最

12、短和最直接 的路径已经是常识了， 但不要低估了这一点。 既然最简单的策略可以得到最好的 效果，何必还要费力去调整板上的信号呢？几乎同样简要的方法是要考虑信号线的宽度。 当数据率高达622MHz甚至更高时, 信号传导的趋肤效应变得越发突出。当距离较长时，PCB上很细的走线（比如4个或 5个 mil） 将对信号形成很大的衰减,就像一个没有设计好的具有衰减的低 通滤波器一样，其衰减随频率增加而增加。背板越长，频率越高，信号线的宽度 应越宽。对于长度大于20英寸的背板走线，线宽应该达到10或12mil 。通常， 板子上最关键的信号是时钟信号。当时钟线设计得太长或不好的话，就 会为下游放大抖动和偏移，

13、尤其是速度增加的时候。 应该避免使用多个层来传输 时钟，并且不要在时钟线上有过孔， 因为过孔将增加阻抗变化和反射。 如果必须 用内层来布设时钟，那么上下层应该使用地平面来减小延迟。当设计采用 FPGA PLL时，电源平面上的噪声会增加 PLL抖动。如果这一点很关键，可以为 PLL创 建一个“电源岛”，这种岛可以利用金属平面中的较厚蚀刻来实现 PLL模拟电源 和数字电源的隔离。对于速率超过2Gbps的信号，必须考虑成本更高的解决方案。在这么高的频率下， 背板厚度和过孔设计对信号的完整性影响很大。 背板厚度不超过 0.200 英寸时效 果较好。当PCB上为高速信号时，层数应尽可能少，这样可以限制过

14、孔的数量。 在厚板中， 连接信号层的过孔较长， 将形成信号路径上的传输线分支。 采用埋孔 可以解决该问题， 但制造成本很高。 另一种选择是选用低耗损的介电材料， 例如 Rogers 4350, GETEK或ARLON这些材料与FR4材料相比其成本可能接近翻倍， 但有时这是唯一的选择。还有其他一些用于FPGA勺设计技术，它们可以提供I/O位置的一些选择。在关 键的高速SERDE设计中，可以通过保留（但不用）相邻的I/O引脚来隔离SERDESI/O。例如，相对于SERDES R和 Tx, VCCRX# 和 VCCTX以及球位置，可以保留 3x3或5x5 BGA球区域。或者如果可能的话，可以保留靠近 SERDE的整个I/O 组。如果设计中没有 I/O 限制，这些技术能够带来好处，而且不会增加成本。最后，也是最好的方法之一是参考 FPGA制造商提供的参考板。绝大部分制造商 会提供参考板的源版图信息， 虽然由于私有信息问题可能需要特别申请。 这些电 路板通常包含标准的高速I/O接口，因为FPGA制造商在表征和认证他们的器件 时需要用到这些接口。 不过要记住， 这些电路板通常是为多种用途设计的， 不见 得与特定的