单元15 时序逻辑电路

1、电子技术教案第十六单元 时序逻辑电路（156192）第十六单元 时序逻辑电路（8学时第4956学时）主要内容：时序逻辑电路的分析与设计教学重点：时序逻辑电路的分析与设计方法教学难点：时序逻辑电路的设计教学方法：启发式教学、探究式教学教学手段：实验、理论、实际应用相结合第一部分 知识点一、时序电路概述时序电路的状态及输出是与时间顺序有关的，由组合电路和存储电路（多为触发器）组成，1、特点任意时刻的输出，不仅与该时刻的输入有关、还与电路原来的状态有关。2、分类按逻辑功能分为计数器、寄存器等，按触发器工作分为同步电路和异步电路，按电路输出信号特性分为Mealy型（输出与输入及电路现态有关）和Moor

2、e型（输出仅与电路现态有关）电路。二、时序电路的分析1、分析步骤（1）写出电路的时钟方程（各触发器的CP表达式）、输出方程（各输出端表达式）及驱动方程（各触发器的触发信号表达式）。（2）求出电路的状态方程（各触发器的状态表达式）（3）计算得出电路工作状态表（4）画状态图及时序图（5）分析电路功能2、分析举例分析时序电路（1）时钟方程CP0=CP1=CP2=CP输出方程驱动方程、， 、， 、（2）状态方程将J、K代入JK触发器特征方程得各触发器状态方程： 、 、 （3）计算得到状态表现 态次 态输 出 Y0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 10 0 10

3、 1 11 0 11 1 10 0 00 1 01 0 01 1 011110111（4）画状态图及时序图（5）逻辑功能这是一个有六个工作状态的同步工作电路，属Moore型电路。（6）有效态和无效态有效态：被利用的状态；有效循环：由效态形成的循环（如上图中的循环a）；无效态：未被利用的状态；无效循环：无效态形成的循环（如上图中的b循环）；能自启动：虽存在无效态，但它们未形成循环，能够回到有效状态；不能自启动：无效态之间形成无效循环，无法回到有效状态。本电路存在无效循环，电路不能自启动。三、时序电路的设计1、设计的一般步骤（1）根据给定条件要求，确定逻辑变量、状态数目，建立原始状态图；（2）合并

4、等价状态（输入相同时、输出相同且转换的状态也相同的状态叫等价状态），得最简状态图；（3）用最少位数的二进制码表示状态，得到编码后的状态图；（4）选择触发器，求时钟方程、输出方程（一般利用卡诺图）、状态方程（一般用卡诺图）；（5）变换状态方程，使之与所选择触发器的特征方程一致，得到驱动方程；（6）作逻辑电路图（7）将无效态带入状态方程，检查电路能否自启动，若不能自启动，应从新设计或利用触发器的预置端强行将无效态预置到有效态。2、设计举例例1：设计一串行数据检测电路。要求：连续输入3个或3个以上1时输出为1，否则为0。（1）根据给定条件要求，确定逻辑变量、建立原始状态图 用X表示输入、Y表示输出，

5、可用4个状态S0、S1、S2、S3表示电路不同状态，其中，S0表示初态，S1、S2、S3分别表示连续输入1个1、2个1、3个及3个以上1时电路的状态，得到原始状态图：（2）合并等价状态，得最简状态图显然S2、S3等价，合并后的状态图为：（3）用最少位数的二进制码表示状态，得到编码后的状态图三个状态可用两位二进制编码表示：分别用00、01、11来表示S0、S1、S2有了编码状态图，剩余问题便容易解决。（4）选择触发器，求时钟方程、输出方程、状态方程选用2个CP上升沿触发（也可选择下降沿触发）的J、K触发器。让二者同步工作（也可异步工作），则：CP0CP1CP。利用卡诺图得到输出方程：YXQ1n利

6、用次态卡诺图得到状态方程：Q1n+1XQ0n Q0 n+1X（5）变换状态方程，使之与所选择触发器的特征方程一致，得到驱动方程JK触发器特征方程为变换Q1n+1、Q0 n+1，使之与一致：（加上了约束项为了式子简单。不加也行）比较得驱动方程：J1=XQ0n 、K1= ，J0=X 、K0=（6）作逻辑电路图（7）将无效态带入状态方程，检查电路能否自启动将无效状态10代入输出方程Y=Q1nQ0n和状态方程Q1n+1XQ0n 、 Q0 n+1X ，得到：电路能自启动。设计完毕。例2：设计一时序电路，实现下图所示的状态图：由于已给出了二进制编码状态图，设计直接从第4步开始。（1）选择触发器，求时钟方程

7、、输出方程、状态方程选用3个CP上升沿触发（也可选择下降沿触发）的D触发器。让三者同步工作（也可异步工作），则：CP0=CP1= CP2=CP。利用卡诺图得到输出方程： 利用次态卡诺图得到状态方程： （2）变换状态方程，使之与所选择触发器的特征方程一致，得到驱动方程D触发器特征方程为变换Q2n+1、Q1n+1、Q0 n+1，使之与一致： 则 （3）作逻辑电路图参见教材P262图5.1.20。（4）将无效态带入状态方程，检查电路能否自启动当P=0时，有100、101、110、111四个无效状态，分别带入输出方程及状态方程，得到：电路能自启动。设计完毕。四、计数器计数器是记录数据的电路，这种电路一

8、般只有计数脉冲CP信号，很少有另外的输入信号，属Moore型时序电路，且电路主要组成单元是时钟触发器。1、计数器分类（1）按计数进制分二进制计数器、十进制计数器、N进制计数器（2）按计数递增、递减分加法计数器、减法计数器、可逆计数器（3）按计数模分模2n计数器、模非2n计数器计数器（4）按计数器工作情况分同步计数器、异步计数器（5）按计数器使用的开关元件分TTL计数器、CMOS计数器2、同步二进制计数器（1）同步二进制加（法）计数器以3位（模8、M=8）计数器为例进行设计。计数器方框图及状态图选择触发器，求时钟方程、输出方程、状态方程选择3个后沿触发的JK触发器。计数器同步工作，所以CP0=

9、CP1= CP2= CP由C的卡诺图得到输出方程：C=Q2nQ1nQ0n由电路次态卡诺图得到触发器次态卡图，进而得到状态方程。 求驱动方程JK触发器特征方程为变换触发器状态方程，使之与JK触发器特征方程一致： 从而得到：J0=K0=1，J1=K1=Q0n，J2=K2= Q1n Q0n作逻辑电路图根据进位信号连接不同，又一种接法：二者的区别在于上者采用的是串行进位方式、产生进位的时间较长、采用两输入端与门、各触发器均匀带负载；而后者采用的是并行进位方式、产生进位的时间较短、采用多输入端与门、各触发器所带负载是不均匀的、越是低位带的负载越重。同步二进制加计数器级间连接规律n位同步二进制加计数器采用

10、的JK触发器，但已连成了T触发器，所以实际上是T触发器构成的计数器，并且触发器FFi的驱动方程为（i=1，2n-1），而T0= 1，其中是连乘符号。（6）同步二进制加计数器时序图（2）同步二进制减（法）计数器以3位（模8、M=8）计数器为例设计。计数器方框图及状态图选择触发器，求时钟方程、输出方程、状态方程选择3个后沿触发的JK触发器。计数器同步工作，所以CP0= CP1= CP2= CP由B的卡诺图得到输出方程：由电路次态卡诺图得到触发器次态卡图，进而得到状态方程。 求驱动方程JK触发器特征方程为变换触发器状态方程，使之与JK触发器特征方程一致： 从而得到 作逻辑电路图采用串行借位方式：采用

11、并行借位方式：同步二进制减计数器级间连接规律n位同步二进制减计数器同样采用的是T触发器，并且触发器FFi的驱动方程为（i=1，2n-1），而T0= 1。 同步二进制加法计数器时序图（3）同步二进制加减可逆计数器将加法和减法计数合二为一，适当加入控制信号，即构成加减可逆计数器。设控制信号为X，且X=0时为加计数、X=1时为减计数。只需T0=1、，即可。即 电路如下：（4）集成同步二进制计数器有集成4位同步二进制加法计数器74161、74LS161，集成4位同步二进制可逆计数器74191、74LS169、74193、74LS93等。具体功能见芯片说明。3、异步二进制计数器（1）异步二进制加计数器以

12、3位（模8、M=8）计数器为例。计数器方框图及状态图选择触发器，求时钟方程、输出方程、状态方程选择3个后沿触发的JK触发器。从下面的时序图可得到时钟方程从时序图看出：当计数器异步工作时，只需CP0= CP、CP1=Q0、 CP2=Q1由C的卡诺图得到输出方程：C=Q2nQ1nQ0n由电路次态卡诺图得到触发器次态卡图，进而得到状态方程。 求驱动方程JK触发器特征方程为比较得：J0=K0=1，J1=K1=1，J2=K2= 1实际上这是由T触发器构成的。作逻辑电路图也可用D触发器实现电路。D触发器特征方程为比较得： 前沿触发的异步二进制加计数器从前沿触发的异步二进制加法计数器时序图可看出，CP0=

13、CP、CP1=0、 CP2=1而驱动方程、进位输出等均不变。可由JK（实际上T触发器）、或D触发器构成。电路图下：或异步二进制加计数器构成特点异步二进制加计数器是由T触发器构成的。低位触发器的输出作为高位触发器的时钟信号，若是后沿触发，CPi=Qi-1、若是前沿触发，CPi=i-1（2）异步二进制减法计数器以3位（模8、M=8）计数器为例。计数器方框图及状态图选择触发器，求时钟方程、输出方程、状态方程时序图如图所示。仍由T触发器构成。对于时钟方程的表示，前沿触发器和后沿触发器有所不同。后沿触发器： 前沿触发器：CP0= CP、CP1=Q0、 CP2=Q1进位状态方程（T触发器）： ， ，驱动方

14、程：J0=K0=1， J1=K1=1， J2=K2= 1逻辑电路图也可用D触发器实现电路，只需 ， ，（3）异步二进制计数器触发器级连规律异步二进制计数器，无论加计数还是减计数，均可由T触发器购成，所不同的是时钟脉冲CP的连接方式，先总结如下：连接规律T触发器的触发沿前沿触发后沿触发加计数减计数4、同步十进制计数器以8421BCD码为例。（1）同步十进制加计数器计数器状态图选择触发器，求时钟方程、输出方程、状态方程选择4个后沿触发的JK触发器。计数器同步工作，所以CP0= CP1= CP2= CP3= CP由C的卡诺图得到输出方程：C=Q3nQ0n由电路次态卡诺图得到触发器次态卡图，进而得到状

15、态方程。 求驱动方程JK触发器特征方程为变换触发器状态方程，使之与JK触发器特征方程一致： 其中是约束项，可去掉。J0=K0=1， ， 作逻辑电路图检查电路能否自启动可见无效态均能回到有效态，电路能自启动。（2）同步十进制减计数器计数器状态图选择触发器，求时钟方程、输出方程、状态方程选择4个后沿触发的JK触发器。计数器同步工作，所以CP0= CP1= CP2= CP3= CP由B的卡诺图得到输出方程：由电路次态卡诺图得到触发器次态卡图，进而得到状态方程。 求驱动方程JK触发器特征方程为变换触发器状态方程，使之与JK触发器特征方程一致： 其中是约束项，可去掉。从而有J0=K0=1， 、 ， 、

16、， 作逻辑电路图检查电路能否自启动可见无效态均能回到有效态，电路能自启动。（3）同步十进制加减可逆计数器将加减计数器合二为一，增加可逆控制端X，其中X=0作加法计数、X=1作减法计数。具体构成如下：CP0= CP1= CP2= CP3= CPJ0=K0=1， 如此，即可连成同步十进制加减可逆计数器。（4）集成同步十进制计数器如集成同步十进制加法计数器74160、74LS160、74162、74LS162、CC4518等，集成同步十进制可逆计数器74192、74LS192、74168、74LS168、74190、74LS190、CC4510、CC40192等。6、N进制计数器获得N进制计数器有两

17、种方法：用触发器和逻辑门进行设计（如前所述）、用集成计数器（一般多用集成二进制计数器）变换而成。前一种方法类似十进制计数器，不再叙述。用集成计数器构成N进制计数器的关键在于状态归零取决于预置端的连接方式。集成二进制计数器分为异步预置（预置信号是优先的：无论任意时刻，只要预置信号作用时，其它信号都不起作用，计数器处于预置状态；当预置信号撤消，其它信号再起作用，计数器处于计数或保持状态）和同步预置（预置信号受时钟脉冲CP控制：预置信号加上，在CP脉冲到来时多为上升沿计数器处于预置状态，除CP以外的其它信号都不起作用；当预置信号撤消，其它信号再起作用，计数器处于计数或保持工作状态）两种情况。 （1）

18、用同步清零端或同步置数端构成N进制计数器首先写出状态SN-1的二进制代码，再写出归零逻辑式，进而连成电路。例：74163构成12进制计数器。74163是同步计数器。其中，为同步清零端（低电平有效）、为同步并行置数端（低电平有效），=1、CTPCTT1时计数、1、CTPCTT0时保持（进位输出CO有所区别）。74163逻辑逻辑功能输 入输 出注 CTP CTT CP D0 D1 D2 D3CO0 1 0 d0 d1 d2 d31 0 d0 d1 d2 d31 0 d0 d1 d2 d31 0 d0 d1 d2 d30 0 0 0d0 d1 d2 d3计 数保 持保 持00清零置数计数保持保持S1

19、2-1=S11的二进制代码为1011，归零逻辑式为或，其中，为计数器处于SN-1状态时状态为1的各触发器Q的乘积。电路如下：（2）用异步清零端或异步置数端构成N进制计数器首先写出状态SN的二进制代码，再写出归零逻辑式，进而连成电路。例：74197构成12进制计数器。74197是二八十六进制异步计数器（由CP0、CP1不同的连接方法决定）。其中，CP1接Q0、CP0作为时钟脉冲端时，74197位16进制计数器。74197逻辑逻辑功能输 入输 出注 CT/ CP D0 D1 D2 D30 1 0 d0 d1 d2 d3 1 1 0 0 0 0d0 d1 d2 d3计 数清零置数计数为异步清零端（低

20、电平有效）、CT/为计数置数控制端（CT/=0时异步置数、CT/=1时计数）。S12的二进制代码为1100，归零逻辑式为获。电路如下：（3）用异步清零端、同步置数端构成N进制计数器分别写出SN、SN-1的二进制代码，再写出归零逻辑式，进而连成电路。例：74161构成12进制计数器。74161是十六进制异步计数器，采用异步清零、同步置数工作方式。为异步清零端（低电平有效）、为同步置数端（低电平有效）。S12的二进制代码为1100，归零逻辑式为S11的二进制代码为1011，归零逻辑式为输 入输 出注 CTP CTT CP D0 D1 D2 D3CO0 1 0 d0 d1 d2 d31 0 d0 d

21、1 d2 d31 0 d0 d1 d2 d31 0 d0 d1 d2 d30 0 0 0d0 d1 d2 d3计 数保 持保 持00清零置数计数保持保持电路如下：（4）进一步提高归零可靠性的办法在上述两种清零方式中，但清零端或置数端时间较短（瞬间完成），可能会造成个别触发器来不及清零，造成逻辑混乱。为此，增加基本RS触发器来延长清零时间，以保证可靠清零。例：74161构成12进制计数器。G1、G2构成基本RS触发器。当归零信号G1时，无论CP如何，均有0、1，对计数无影响；当归零信号G0时，CP上升沿后CP1期间，立即有1、0，计数器处于零状态，并且1、0会一直保持到CP下降沿到来保证有足够的

22、置零时间。5计数器的扩展将多个计数器连接，可扩大计数容量：把一个N1进制和N2进制计数器连接，可获得NN1N2进制计数器。五、寄存器用来存放数据的部件。触发器可存放1位二进制数，寄存器则是将多个触发器联接起来，以存放多位二进制数据。因为计算机等存储器内部存储的都是一系列二进制数实为各种符号（如字母、数字、汉字等）的代码。寄存器大多由D触发器构成，跟据工作情况，分为数码寄存器移位寄存器两大类。1、基本寄存器（1）数码寄存器一次完成清零、寄存工作。如图所示为4位寄存器。 待存数据自D3D2D1D0端输入，积存控制端的高脉冲控制寄存器完成寄存工作单拍寄存。 无论寄存器中原来是否存有数据，新数据将其充

23、走。D3D2D1D0撤出后，数据仍存储在寄存器中，可由Q3Q2Q1Q0端取出得到所存储的数据。这种工作方式称为并行输入并行输出方式。（2）集成锁存（寄存）器（1）双4位锁存器74116为清0端，、为送数控制端，D3、D2、D1、D0为送数端。逻辑功能表输 入输 出说 明 + D3 D2 D1 D0 0 1 0 d3 d2 d1 d01 1 0 0 0 0d3 d2 d1 d0保 持清 0送 数保 持（2）44寄存器阵列74170内部可存放4个字W3、W、W1、W0从D3、D2、D1、D0端（送数）写入（Write），每个字长为4位从Q3、Q2、Q1、Q0（读数）读出（Read）。容量为4416

24、bits为写入控制端，AW1、AW0为写入地址端；为读出控制端，AR1、AR0为读出地址端。为清0端，、为送数控制端，D3、D2、D1、D0为送数端。逻辑功能表控 制D3D2D1D0端数据d3 d2 d1 d0写入数据输出说 明AW1 AW0 AR1 AR0 0 0 00 1 01 0 01 1 0 1 1 1 1 1 1写入W0写入W1写入W2写入W3保 持数据写入W0数据写入W1数据写入W2数据写入W3写入被禁止 1 1 1 1 10 0 00 1 01 0 01 1 0 1W0数据输出W1数据输出W2数据输出W3数据输出保 持W0数据输出W1数据输出W2数据输出W3数据输出读出被禁止2、

25、移位寄存器数据采用串行输入，用4拍来寄存。（1）右移寄存器首先清零。4位待存数据由“串行输入”端分别做4次单数据输入，每次输入进行一次寄存（共来4个高脉冲），则该数据向右移动。共进行4次移位寄存（数据向右移动4次），完成4位数据的寄存。 假设D3D2 D1D01 0 0 1 ，每次移动寄存情况如下（已清零）：寄存次数（高脉冲个数）N串 行 输 入 DQ3 Q2 Q1 Q0000 0 0 011（ D0 ）1 0 0 020（ D1 ）0 1 0 030（ D2 ）0 0 1 041（ D3 ）1 0 0 1寄存完毕，可由并行输出端口一次取出数据，也可由串行输出端口分4次取出数据。串行输出同样由

26、“移位寄存”端来控制进行，如下：寄存高脉冲个数N串 行 输 出Q3 Q2 Q1 Q001（ D0 ）1 0 0 110（ D1 ）0 1 0 020（ D2 ）0 0 1 031（ D3 ）0 0 0 1（2）左移寄存器将右移寄存器反过来联接即可。寄存工作情况（假设D3D2D1D0 = 1 1 0 1）：寄存次数（高脉冲个数）N串 行 输 入 DQ3 Q2 Q1 Q0000 0 0 011（ D3 ）0 0 0 121（ D2 ）0 0 1 1 30（ D1 ）0 1 1 0 41（ D0 ）1 1 0 1取数时同样可采取并行输出及串行输出两种方式。 移位寄存器还可实现数的乘除法运算：左移一次

27、就对所存数进行一次乘2运算；右移一次除2运算。（3）双向移位寄存器可方便地进行左移、右移及数码寄存（不移）工作。3、集成寄存器8位单向移位寄存器74164、4位双向移位寄存器74LS194、位双向移位寄存器T1194等为清0端，为送数端在CP控制下将所送数D移位寄存。4、移位寄存器型计数器将移位寄存器的输出以一定方式馈送到串行输入端，可循环计数工作。（1）环形计数器m位环型计数器构成特点：将移位寄存器的最高位输出直接连接到串行输入端。状态图为：将第一个循环当作有效循环，其他选环当作无效循环。该电路不能自启动，工作之前，应使电路处于四个有效状态中的一个。若某时可电路处于无效态，必须停止工作，然后

28、再让电路回到有效态。该类计数器状态利用率低m个循环状态需要m个触发器。（2）扭形计数器m位扭型计数器构成特点：将移位寄存器的最高位输出直接连接到串行输入端。从状态图看出，状态利用率提高一倍。该电路不能自启动，改变电路可以自启动。（3）最大长度移位寄存器型计数器m位移位寄存器构成的计数器计数模最大为2m1。构成规律如下：移位寄存器位数m连接规律3 或 4 或 5 或 6 或 7 或 8 或 9 或 10 或 11 或 12 或 3位最大长度移位寄存器型计数器如下：状态图：修改电路可自启动。五、可编程计数器适当集成计数器的预置端（编程），可方便构成各种进制计数器。将比较器和集成计数器结合起来，也可

29、构成各种进制计数器。利用4位比较器CC14585和4位集成计数器CC40161（异步清零、同步置数），如下连接，可构成A（A3A2A1A0）进制计数器，且改变A的数值，可方便改变计数进制编程。AA3A2A1A0为编程计数模，当计数状态Q3Q2Q1Q0A3A2A1A0时，0，计数器归零，从而实现A进制计数。六、半导体存储器1、只读存储器（ROM）只读存贮器Read Only Memory (简称ROM)是一种只能读出的存储器，根据写入方式的不同，分为掩模ROM、可编程ROM（PROM）和可擦除ROM（EPROM）三类。（1）ROM方框图ROM是一种n位地址输入An-1、An-2、A1、A0 ，b

30、位数据Db-1Db-2D1D0的组合逻辑电路。（2）内部示意图n位地址码An-1An-2A1A0经地址译码器译码后，产生2n个数据单元地址、W1、W0，2n个Wi又叫字线。每个存储单元均存有b位数据，到底哪个单元的数据会出现在数据输出端，完全由输入的地址码An-1A1A0决定，例如An-1A1A0=00001，此时地址译码器输出的地址是W1=1，选中的是第1单元，使该单元的b位数据出现在输出端。（3）逻辑结构示意图为方便画出中大规模集成电路逻辑图，多输入端与门、或门常采用简略画法：其中，带有实点的为硬连接，带有号的为编程连接，不带符号者为不连接。于是，某2nb位ROM的逻辑示意图可画为：或门阵

31、列中有b个或门，每一个或门的输出都是输入变量若干个最小项构成的标准与或表达式： 当然，对于Zi的连接组合形式不同，存储的数据也不同。ROM实际上是一种大规模的组合逻辑电路。（3）ROM基本工作原理下图所示为二极管与门和或门构成的44位ROM电路。其表达式及真值表为：W0=m0=10 W1=m1=1A0 W2=m2=A10 W3=m3=A1A0D0= W0+ W2= m0+ m2=10+A10=0D1= W1+ W2+ W3= m1+ m2+ m3=1A0+A10+A1A0=A0+A1D2= W0+ W2+ W3= m0+ m2+ m3=10+A10+A1A0=0+A1D3= W1+ W3= m

32、1+ m3=1A0+A1A0=A0A1 A0D3 D2 D1 D00 00 11 01 00 1 0 11 0 1 00 1 1 11 1 1 0真值表的意义即可从存储器的角度理解，也可从函数发生器的角度理解：从存储器的角度理解：00地址中存放的是数据0101、01地址中存放的是数据1010、10地址中存放的是数据0111、11地址中存放的是数据1110。与门阵列连接方式是不变的，或门阵列中Di的不同连接方式，决定了第i单元中存放的数据不同。换言之，或门阵列中Di连接方式不同，存储的数据也不同这由使用者根据实际而自行决定。从函数发生器的角度理解：A1、A0是两个输入变量，D3、D2、D1 、D

33、0是4个输出函数（标准与或表达式）。与门阵列连接方式是不变的，或门阵列中Di的不同连接方式，对应着不同的逻辑函数。2、随机存储器RAM随机存储器RAM是由大量基本寄存器构成的大规模集成电路，可随机读写数据，但一旦停电，所存储数据便全部丢失。（1）RAM结构地址译码器每个存储单元都对应有一个确定的地址，每次读/写时只能访问一个指定地址的存储单元。根据地址码的输入，地址译码器相应的某根地址线上出现信号，控制被选中地址的存储单元进行读写。读/写控制读/写控制端根据高低电平控制读或者写。有的RAM的读/写控制端分为读与写两根线。输入/输出RAM通过输入/输出端与CPU交换信息，由读/写控制端控制该端进

34、行输入（写）或输出（读）。输入/输出端的个数由存储数据的位数决定。有的RAM的输入/输出端是分开的。片选为提高存储量，常把许多RAM组装在一起，CPU访问存储器时，根据片选信号，一次只与某片或某几片RAM来往。存储矩阵RAM中的存储单元排列成矩阵形式。如10241位RAM排成32 32矩阵，每一矩阵由确定的行地置和列地址。其中行地址由5位行地址码控制（共32根行地址输出）、列地址由5位列地址码控制（共32根列地址输出）。（2）RAM存储单元分为双极性（三极管）和单极性（MOS管）两类。具体参见教材P332。（3）RAM容量扩展许多片RAM组合起来进行容量扩展。位扩展如图，4片10241位RAM

35、扩展成的10244位RAM。只需将4个RAM的地址线、读写线和片选线分别并联即可。字扩展如图，4片2568 RAM扩展成的10248 RAM。只需将4个RAM的读写线、地址线A0、A7分别并联，高位地址A8、A9经译码送至各片的片选端。七、可编程逻辑器件（PLD）可编程逻辑器件由与门阵列和或门阵列构成，通过编程，实现不同的与门、或门连接。1、PLD发展及分类PLD内部只有一部分是可编程的，根据编程情况分类如下：分 类与阵列或阵列输出电路出现年代可编程只读存储器PROM固 定可编程固 定70年代初可编程逻辑阵列PLA可编程可编程固 定70年代中可编程阵列逻辑PAL可编程固 定固 定70年代末通用

36、阵列逻辑GLA可编程固 定可组态80年代初2、PLD逻辑电路（1）可编程只读存储器PROM与阵列固定、或阵列可编程，但或阵列是采用烧断熔丝进行编程的，因此编程后不可再改变。如下图所示容量为816的PROM：（2）可擦可编程只读存储器EPROM与PROM不同的是，EPROM具有可擦除功能，不再采用烧断熔丝编程，而是利用紫外线进行擦除。因此，可反复编程。（3）可编程阵列逻辑PAL该PLD与阵列可编程、或阵列固定。也是采用烧断熔丝进行编程的。（4）可编程逻辑阵列PLA与PROM不同的是，PLA中的与阵列和或阵列均可编程，使用起来非常方便。也是采用烧断熔丝进行编程的。（5）通用阵列逻辑器件GAL继承了PLD与或结构，但采用“输出逻辑宏单元”。GAL具有可擦除、可重新编程、可重新组合等特点。3、PLD实现逻辑函数利用PLD可实现多种逻辑功能。例：实现多输出函数Y1（A,B,C,D）（2,5,8）Y2（A,B,C,D）（3,6,9）Y3（A,B,