ARM体系结构PPT教学课件

1、12.1 ARM处理器工作状态 ARM状态。32位，ARM状态下执行字对齐的32位ARM指令。 Thumb状态。16位，Thumb状态下执行半字对齐的16位Thumb指令。 在程序执行的过程中，处理器可在2中状态下切换。 切换时不影响处理器的模式国寄存器的内容。 两种指令集有相应的状态切换命令。 ARM处理器开始执行代码的时候，只能处于ARM状态第1页/共17页22.2 ARM处理器工作模式ARM微处理器支持7种工作模式 用户模式（usr）： ARM的正常运行模式，通常用来执行一般的应用程序。 快速中断模式（fiq）： 由外部触发，用于高速数据传输或通道处理。 外部中断模式（irq）： 由外部

2、触发，用于一般的外部中断处理。 管理模式（svc）： 操作系统使用的保护模式。 中止模式(abt)： 数据或者指令预取指出现错误或者异常时进入该模式，用于虚拟内存或存储保护。 系统模式（sys）： 运行具有特权的操作系统任务。 未定义模式（und）：当未定义的指令执行时进入该模式，可用于支持硬件协处理器的软件仿真。 除了用户模式外，其他模式均可视为特权模式第2页/共17页32.2 ARM处理器工作模式改变ARM处理器工作模式的方法: 软件改变，改变CPSR4:0位 外部中断响应 异常处理第3页/共17页42.3 ARM寄存器 ARM总共有37个寄存器，31个通用寄存器，和6个状态寄存器，但并不

3、是同时可见的。 R0R7：未分组寄存器。 R8R14 ：分组寄存器。 R15：程序计数器PC。 R13（SP）：在ARM中常用作堆栈指针，应用程序初始化 R13，使其指向异常模式专用的堆栈。 R14(LR)：link register，放置当前子程序返回地址或异常模式返回地址。 R15：Program Counter（PC） CPSR（Current Program Status Register）当前程序状态寄存器。 SPSR （Saved Program Status Register）备份程序状态寄存器，SPSR用于在程序异常中断时保存被中断的程序状态第4页/共17页52.3 ARM寄存

4、器第5页/共17页6关于PSR寄存器PSR分为CPSR和SPSR，它们的格式相同。 NZVC：指令作运算时的标志位。 IFT：I=1禁止IRQ，F=1禁止FIQ，T=1执行thumb指令。 Mode bits User：10000 Abort：10111 FIQ： 10001 Undefined：11011 IRQ： 10010 System：11111 Supervisor：10011第6页/共17页7运行模式位M4：0的具体含义 第7页/共17页8条件码标志的具体含义 第8页/共17页92.4 ARM的异常中断 复位(reset):当处理器的复位引脚有效时，系统产生复位中断，程序跳到中断处

5、理程序处执行。 复位中断发生的情况: 系统加电时 系统复位时 跳转到复位中断向量处(0 x00000000) 未定义指令(undefined instruction):当ARM处理器或者是系统中的协处理器认为当前指令未定义时，产生未定义的指令异常处理。 软件中断(software interrupt):有用户定义的中断指令，在实时操作系统中可以通过该机制实现系统功能的调用。第9页/共17页102.4 ARM的异常中断 指令预取中止(prefech abort):如果处理器预取的指令的地址不存在，或者该地址不允许当前指令访问，处理器产生指令预取中止异常处理。 数据访问中止(data Abort)

6、:如果数据访问指令的目标地址不存在，或者该地址不允许当前指令访问，处理器产生数据访问中止异常处理。 外部中断请求(IRQ):当处理器的外部中断请求引脚有效，而且CPSR寄存器的I控制位被清除时，处理器产生外部中断请求(IRQ)异常处理。 快速中断请求(FIQ):当处理器的外部快速中断请求引脚有效，而且CPSR寄存器的F控制位被清除时，处理器产生快速中断请求(FIQ)异常处理。第10页/共17页11 2.4 ARM的异常中断异常中断类型异常中断模式向量地址优先级（1最高）复位 管理模式0 x000000001未定义指令 未定义模式0 x000000046软件中断 (SWI)管理模式0 x0000

7、00086指令预取中止 中止模式0 x0000000C5数据访问中止中止模式0 x000000102保留 0 x00000014IRQ（外部中断请求） IRQ模式0 x000000184FIQ（快速中断请求）FIQ模式0 x0000001C3第11页/共17页12ARM处理器对异常中断的响应过程 进入异常中断的过程(由内核自动完成) 保存PC4值到新的异常模式的Lr中，以便处理完异常后，能正确返回原程序。 保存CPSR到新的异常模式的SPSR中。 强制改变Mode bits，使ARM进入相应的运行模式。 强制PC值，设置成该异常模式的向量地址，从而跳转到相应的异常处理程序处执行程序。 设置CP

8、SR中的中断禁止位，以禁止中断发生。 从异常中断返回的过程(由内核自动完成) 由链接寄存器LR的值恢复PC，返回到发生异常中断的指令的下一条指令处执行程序。 从SPSR恢复CPSR。 清除中断屏蔽位。注:当一个异常发生时,ARM处理器总是切换到ARM状态(即非Thumb状态).第12页/共17页132.5 ARM的存储体系 存储器格式Little Endian format 低位字节存放在低地址 如：0 x12345678在 存储器中的存储顺序如 图所示。第13页/共17页142.5 ARM的存储体系 存储器格式 Big Endian format 高位字节存放在低地址 如：0 x12345678在 存储器中的存储顺序如 图所示第14页/共17页152.6 ARM片上总线 AMBAAdvanced Microcontroller Bus Architecture（先进的微控制器总线体系结构） AMBA总线定义3种规范 AHBAdvanced High-performance Bus:用于连接高性能、高吞吐量的系统模块，如：CPU、DMA和DSP。它支持突发数据传输方式及单个数据传输方式，所有的时序都以单一时钟沿为基准。 ASBAdvanced System Bus：是一种微处理器和系统外