计算机组成原理第一章

1、 计算机组成原理第一章三、计算机的发展 1、19461958年 电子管时代 2、19581964年 晶体管时代 3、19651972年 集成电路时代 4、19711986年 微型机时代 5、1986年以后 巨大规模集成电路时代 结构： 运算器 控制器 存储器 输入设备 输出设备输入设备:将用户输入的原始数据和程序变为计算 机能识别的二进制存入到内存中。输出设备：将内存的数据和程序的处理结果转变 成人们能接受的形式输出。主频/时钟周期：f= 1/TCPU执行时间：表示CPU执行一段程序所占用的CPU时间 CPU执行时间=CPU时钟周期数CPU时钟周期CPI：每条指令周期数，即执行一条指令所需要的

2、平均时钟 周期数。 CPI=执行某段程序所需要的CPU时钟周期数 程序所包含的指令条数MIPS：每秒百万指令数，即单位时间内执行的指令数 MISP=指令数（程序执行时间106)MFLOPS:每秒百万次浮点操作次数1、微机A，B采用不同频率的CPU芯片，片内逻辑电路完全相同，若A机的CPU主频为8MHZ，B机的为12MHZ（1）A机的CPU时钟周期数为多少？（2）若A机的平均指令执行速度为0.4MIPS,那么A机的平均 指令周期为多少?（3）B机的CPU时钟周期数为多少？解：（1）A机的CPU周期=18MHZ=0.125s（2）A机的平均指令周期=10.4MIPS=2.5s（3）B机的CPU周期

3、=112MHZ=1/12s1、用于科学计算的计算机中，标志系统性能的主要参数是( D )。 A、主频 B、主存容量 C、MIPS D、MFLOPS2、对计算机的软件资源和硬件资源进行管理是由(C )完成的。 A、用户程序 B、语言处理程序 C、操作系统 D、数据库管理程序3、通常划分计算机发展时代的标准是（ A ）。 A、电子器件 B、运算速度C、计算机结构 D、所用语言4、计算机的硬件能直接识别的语言是（ C )。 A、自然语言 B、高级语言 C、机器语言 D、汇编语言5、完整的计算机系统应该包括（ D )。 A、运算器 存储器 控制器 B、外部设备和主机 C、主机和应用程序 D、配套的硬件

4、设备和软件系统证明: 2.1 数据与文字的表示方法-数据格式数据格式 1.定点数：(小数点的位置固定) 纯小数： x0.x1x2x3xn 纯整数： x0x1x2xn.正： x0=0, 0x2n-1 掌握:字长为n的定点数的表示范围负： x0=1, -( 2n-1)x02.浮点数： N=2e（M） 记阶表示法 Es E1 Em Ms M1Mn浮点数举例:设字长为8位，前3位为阶码，后5位为尾码 11.01 = 0.11012+10 = 11010002-101 0 10 0 1101-0.01101 = - 0.11012-01 = -11012-1011 01 1 1101将3.25转换为二进

5、制浮点数格式010 01101定点数与浮点数范围比较定点： n8时， 定点数所能表示的范围 0.00000010.1111111浮点： 1、阶码3位，尾数5位2-110.00012110.1111 1/1287.52、阶码4位，尾数4位：21110.00121110.111 1/10241123、阶码5位,尾数3位 211110.01211110.11 1/262144536870912 *由此可知在浮点数中：*阶码决定浮点数的范围；尾数决定浮点数的精度。 三、浮点数的规格化 根据范围和精度要求合理分配阶码和尾数，为了使尾数的有效数字不会丢失，要求尾数的最高位为非0数码。 正数：0.1 负数：

6、1.0 保证符号位与最高数值位相异(补码)例题1：写出x0.0001101B浮点数规格化形式，要求：阶码用为4位补码表示， 尾数用8位原码表示。 解： x0.11012-3=0.11010002-011 阶码：1 101 尾码：0 11010001 101 0 1101000例题2：写出x101.1101B的规格化表示形式,要求：阶码用4位补码表示，尾数 用8位原码表示。解： x1.101110123 阶码： 0 011 尾数： 1 10111010 011 1 1011101例题1：若浮点数x的754标准存储格式为(41360000)H，求其浮 点数的十进制数值。解： 0100 0001 0

7、011 0110 0000 0000 0000 0000e=阶码-127=1000001001111111=00000011=31.M=1.011 0110 0000 0000 0000 0000=1.011011X=(-1)s 1.M 2e=+(1.011011) 23=1011.011=11.375例题2：将数（20.59375）转换成754标准的32位浮点数的 二进制存储格式。解: 20.59375=10100.10011=1.01001001124 e=4S=0 E=4+127=131 =10000011 M=01001001132位格式位:0100 0001 1010 0100 11

8、00 0000 0000 0000 =(41A4C000H)一、定点加减运算1、补码加法 x补y补x+y补(1)x0,y0,则x+y0 x补y补x+y=x+y补 (mod 2)2) x0,y0或x+y0， 2+(x+y)2，进位2 丢失，又因为x+y0，所以 x补y补x+y=x+y补 (mod 2)若x+y0， 2+(x+y)2，又因为x+y0，所以 x补y补2+（x+y）=x+y补 (mod 2)（3）x0, 则x+y0或x+y0 (证明略)4）x0,y0, 则x+yNm，设tc为命中时cache的访问时间，tm为未命中时主存的访问时间，则cache/主存系统的平均访问时间tatchtm（1

9、h）设e为访问效率4、举例-1 CPU执行一段程序时,cache 完成存取的次数是1900次,主存完成存取的次数为100次,已知cache存取周期为50ns,主存存取周期为250ns,求cache/主存系统的效率和平均访问时间。4、举例-2 设有三个处理机，A,B,C，它们各有一个高速缓冲存储器CA,CB,CC，和主存MA,MB,MC。假定三个处理机，指令系统相同，指令执行时间和存储器的平均存取时间成正比，如执行程序时，取指令和数据在缓存中的概率p0.6，问： （1）三个处理机的速度由快到慢的顺序？ （2）若p0.75呢？若p0.95呢？ （3）p=?时，A和B的速度接近，p？时，B和C的速度

10、接近。 CA CB Cc MA MB MC存储容量 8KB 8KB 8KB 2MB 2MB 2MB存储周期 60ns 80ns 100ns 1s 0.9S 0.8s解：1、 p0.6时 TA=0.660+0.41000=436ns TB=0.680+0.4900=408ns TC=0.6100+0.4800=380ns TATBTC,所以速度为CBA2、 p0.75时 TA=0.7560+0.251000=295ns TB=0.75800.25900285ns TC=0.75100+0.25800=275ns TATBTC, 速度CBA p0.95时，TA=107ns,TB121ns，TC=1

11、35ns，速度为ABC。3、P60+(1-P)1000=P80+(1-P)900 P=100/120=83% P80+(1-P)900=P100+(1-P)800 P=83%例：假设主存容量为512K16位，cache容量为409616位， 块长为4个16位的字，访存地址为字地址。（1）全相联映射方式下，设计主存的地址格式（2）直接映射方式下，设计主存的地址格式（3）两路组相联方式下，设计主存的地址格式 1、计算机系统中的存贮器系统是指_D_。 A、 RAM存贮器 B 、ROM存贮器 C 、主存贮器 D 、主存贮器和外存贮器2、存储单元是指_B_。 A、 存放一个二进制信息位的存贮单元 B 、

12、存放一个机器字的所有存贮单元的集合 C 、存放一个字节的所有存贮单元的集合 D 、存放两个字节的所有存贮单元的集合；3、容量为64块的Cache采用组相联映射方式，字块大小为128个字，每4块为一组，若主存4096块，且字编址，那么主存地址和主存标记的位数分别为 D 。 A、16，6 B、17，6 C、18，8 D、19，84、某计算机字长32位，其存储容量为4MB，若按半字编址，它的寻址范围是_C_。 A.0-4MB B.0-2MB C.0-2M D.0-1M5、主存贮器和CPU之间增加cache的目的是_A_。 A.解决CPU和主存之间的速度匹配问题 B.扩大主存贮器容量 C.扩大CPU中

13、通用寄存器的数量 D.既扩大主存贮器容量，又扩大CPU中通用寄存器的数量6、双端口存储器在_B_情况下会发生读/写冲突。 A. 左端口与右端口的地址码不同 B. 左端口与右端口的地址码相同 C. 左端口与右端口的数据码不同 D. 左端口与右端口的数据码相同7、 外存储器与内存储器相比，外存储器_B_。 A.速度快，容量大，成本高 B.速度慢，容量大，成本低 C.速度快，容量小，成本高 D.速度慢，容量大，成本高 8、一个256KB的存储器，其地址线和数据线总和为_C_ A.16 B.18 C.26 D.20 9、某一SRAM芯片，其容量为5128位，除电源端和接地端外 该芯片引出线的最小数目应

14、为 D 。 A.23 B.25 C.50 D.19 10、采用虚拟存储器的主要目的是 B 。 A.提高主存储器的存取速度 B.扩大存储器空间，并能进行自动管理 C.提高外存储器的存取速度 D.扩大外存储器的存储空间11、在1K8的存储器芯片中，采用双译码方式，译码器的 输出信号线的条数是（ B ）。 A、1024 B、64 C、32 D、1012、RAM芯片字扩展时可以使（ B）。 A、存储器宽度增加 B、存储器地址范围增加 C、存储器速度增加 D、降低存储器的平均价格13、地址总线A0（高位）-A15（低位），用4K4的存储芯片构成16KB的存储器，则产生片选信号的译码器的输入地址线应该是（

15、 A ）。A、A2A3 B、A0A1 C、A12A13 D、A14A151、层次化存储体系涉及到主存，辅存，cache和寄存器，按存取 时间由短至长的顺序是 寄存器，cache，主存，辅存 。2、Cache介于主存和CPU之间，其速度比主存 快 ，容量比主 存小得多。它的作用是弥补CPU与主存在 速度 上的差异。3、常用的地址映射方式 全相联映射 ， 直接相联映射 、组相联映射。4、模4交叉存储器是一种 高速 存储器，它有 4 个存储 模块，每个模块有它自己的地址寄存器和 数据缓冲寄存器 。5、存储器的性能指标 存储容量 存取时间 存储周期 存储器带 。6、广泛使用的 SRAM 和DRAM 都

16、是半导体 随机读写 存储器。前者速度比后者快， 集成度 不如后者高，它们共同的特点是断电后 不能 保存信息。 1、 设主存容量16MB，cache容量8KB，每字块8个字，每字32位，按字节编址设计一个4路组相联映射的cache组织。（1）画出主存地址字段中各段的位数（2）设 Cache初态为空，CPU依次从主存0，1，299号字单 元取出100个字（主存一次读出一个字），并重复此次序 10次，问命中率是多少？（3）若Cache的速度是主存的5倍，试问有cache和无cache相 比，速度提高多少倍？（4）系统的效率是多少？（2）从0号开始，第0号字未命中，但访问0号时将0号所在块的8个字同时调入主存，即1,2,3,4,5,6,7命中，同理，第8号字未命中，但9,10,11,12,13,14,15 命中所以100个字当中有13次未命中。2、设一个1MB容量的存储器，字长为32位，问（1）按字节编址，地址寄存器，数据寄存器各几 位？编址范围多大？（2）按半字编址，地址寄存器，数据寄存器