N04-随机读写存储器

1、存储器分级结构存储器分级结构 SRAMSRAM芯片大多采用芯片大多采用双译码方式，以便双译码方式，以便组织更大的存储容组织更大的存储容量。量。写过程写过程读过程读过程地址地址读出时间读出时间读周期时间读周期时间CSCSDBDB读出时间读出时间是从给出有效地址到外部数据总线上稳定地出现所是从给出有效地址到外部数据总线上稳定地出现所读出的数据信息所经历的时间。读出的数据信息所经历的时间。读周期时间读周期时间是存储片进行两次连续读操作时所必须间隔的时是存储片进行两次连续读操作时所必须间隔的时间，它总是大于或等于读出时间。间，它总是大于或等于读出时间。地址地址写数时间写数时间写周期时间写周期时间WEW

2、ED DininCSCSD Doutout要实现写操作，要求片选要实现写操作，要求片选CSCS非和写非和写命令命令WEWE非信号都为低，并且非信号都为低，并且CSCS非信非信号与号与WEWE非信号相非信号相“与与”的宽度至少的宽度至少应为应为“写数时间写数时间”。v例1 图3.5(a)是SRA的写入时序图。其中R/W是读/写命令控制线，当R/W线为低电平时，存储器按给定地址把数据线上的数据写入存储器。请指出图3.5(a)写入时序中的错误，并画出正确的写入时序图。 SRAMSRAM存储器的存储位元是一个触发器，它具有存储器的存储位元是一个触发器，它具有两个稳定的状态。而两个稳定的状态。而DRAM

3、DRAM存储器的存储位元是存储器的存储位元是由一个由一个MOSMOS晶体管和电容器组成的记忆电路。晶体管和电容器组成的记忆电路。 16464条选条选择线的择线的译码器译码器3232128128存储元存储元128128输出放大器输出放大器3232128128存储元存储元128128输出放大器输出放大器的译码器和的译码器和I/OI/O门门6464条选条选择线的择线的译码器译码器3232128128存储元存储元128128输出放大器输出放大器3232128128存储元存储元7 7位地址位地址锁存器锁存器（行）（行）7 7位地址位地址锁存器锁存器（列）（列）时时 钟钟发生器发生器（2 2）时时 钟钟发

4、生器发生器（1 1）A A0 0 A A6 6输出锁输出锁存器和存器和缓冲器缓冲器输入数据锁存器输入数据锁存器写命令锁存器写命令锁存器D DOUTOUTD DININWEWERASRASCASCASI/OI/OI/OI/O数据输出有效数据输出有效RASRASCASCAS地址地址WEWED DOUTOUT读周期时间（读周期时间（t tCYCCYC）RASRAS脉冲宽度（脉冲宽度（t tRASRAS）CASCAS脉冲宽度（脉冲宽度（t tCASCAS）读命令建立时间（读命令建立时间（t tRCSRCS）读命令保持时间（读命令保持时间（t tRCHRCH）数据输出保持时间（数据输出保持时间（t tD

5、OHDOH）t tRACRACt tCACCACt tAHAHt tASCASCt tAHAHt tASRASRt tRCLRCLRASRASCASCAS地址地址WEWED DININ写周期时间（写周期时间（t tCYCCYC）RASRAS脉冲宽度（脉冲宽度（t tRASRAS）CASCAS脉冲宽度（脉冲宽度（t tCASCAS）t tDHDHt tWPWPt tRWLRWLt tRCLRCLt tCWLCWLt tWCHWCHt tDSDS周期周期序号序号地址地址序号序号0 13871 38723999 0X YW 0 1127刷新间隔（刷新间隔（2ms）读读/写或维持写或维持刷新刷新t t

6、C C38723872周期（周期（1936s1936s）128128周期（周期（64s64s）40004000周期（周期（2000s2000s） 假定假定tC0.5s，则读，则读/写周期为写周期为0.5s，刷，刷新周期为新周期为2ms，出现了，出现了64s的的“死时间死时间”。系统系统周期周期序号序号（0 0）X 0S 126 T 127刷新间隔刷新间隔128个系统周期（个系统周期（128s）t tC C 假定假定tM0.5s，则，则tC1s，存储器系统周期，存储器系统周期为为1s，刷新周期为，刷新周期为128s，没有，没有“死时间死时间”。Y 1X 2W/R REFW/R REF W/R R

7、EFW/R REF W/R REFW/R REFW/R REFW/R REFW/R REFW/R REF（1 1）（2 2）（126126） （127127）t tM Mt tR R15.5sW/R W/RW/R W/R W/RW/RW/R W/RW/R W/R W/RW/Rt tC C0.50.5ssREFREFREFREF0.50.5ss0.50.5sst tC C15.5sW/R W/RW/R W/R W/RW/RREFREF0.50.5sst tC C15.5s刷新间隔（刷新间隔（2ms）刷新地址刷新地址计数器计数器地址多地址多路开关路开关刷新刷新定时器定时器仲裁仲裁电路电路定时定时发

8、生器发生器CPUCPUDRAMDRAM地址地址 总线总线地址地址RASRASCASCASWEWE读读/ /写写3.3.4 存储器容量的扩充存储器容量的扩充 1、FPM DRAM快速页模式动态存储器，它是根据程序的快速页模式动态存储器，它是根据程序的局部性原理来实现的。读周期和写周期中，局部性原理来实现的。读周期和写周期中，为了寻找一个确定的存储单元地址，首先为了寻找一个确定的存储单元地址，首先由低电平的行选通信号由低电平的行选通信号RAS确定行地址，确定行地址，然后由低电平的列选信号然后由低电平的列选信号CAS确定列地址。确定列地址。下一次寻找操作，也是由下一次寻找操作，也是由RAS选定行地址

9、，选定行地址，CAS选定列地址，依此类推。选定列地址，依此类推。v2、CDRAMCDRAM称为带高速缓冲存储器称为带高速缓冲存储器（cache）的动态存储器，它是在通常）的动态存储器，它是在通常的的DRAM芯片内又集成了一个小容量芯片内又集成了一个小容量的的SRAM，从而使，从而使DRAM芯片的性能芯片的性能得到显著改进。如图所示出得到显著改进。如图所示出1M4位位CDRAM芯片的结构框图，其中芯片的结构框图，其中SRAM为为5124位。位。 v3、SDRAMSDRAM称为同步型动态存储器。计算称为同步型动态存储器。计算机系统中的机系统中的CPU使用的是系统时钟，使用的是系统时钟，SDRAM的操作要求与系统时钟相同步，的操作要求与系统时钟相同步，在系统时钟的控制下从在系统时钟的