基于Libero的数字逻辑设计仿真及验证实验实验报告实验6

1、_计算机学院_计算机科学与技术 专业_4_组、学号：3113005946姓名_叶家星_协作者_ 教师评定_实验题目_基于libero的数字逻辑设计仿真及验证实验_1、 熟悉eda工具的使用；仿真基本门电路。2、 仿真组合逻辑电路。3、 仿真时序逻辑电路。4、 基本门电路、组合电路和时序电路的程序烧录及验证。5、 数字逻辑综合设计仿真及验证。实验报告1、基本门电路一、实验目的1、了解基于verilog的基本门电路的设计及其验证。2、熟悉利用eda工具进行设计及仿真的流程。3、学习针对实际门电路芯片74hc00、74hc02、74hc04、74hc08、74hc32、74hc86进行verilog

2、hdl设计的方法。二、实验环境libero仿真软件。三、实验内容1、掌握libero软件的使用方法。2、进行针对74系列基本门电路的设计，并完成相应的仿真实验。3、参考教材中相应章节的设计代码、测试平台代码（可自行编程），完成74hc00、74hc02、74hc04、74hc08、74hc32、74hc86相应的设计、综合及仿真。4、提交针对基本门电路的综合结果，以及相应的仿真结果。四、实验结果和数据处理1、门电路模块及测试平台代码清单注：文件命名要求。工程（project）名要求：学号末4位+下划线+basgate，例如陈静（3212005896）的工程名为“5896_basgate”。设计

3、代码文件名1：要求同上，即“5896_basgate.v”。测试平台文件名：自己定义。（1）/ 模块一：2输入与门、或门、与非、或非、异或门各一，输入信号（1位a，1位b），输出信号（y1,y2,y3,y4,y5） module basgate(a,b,y1,y2,y3,y4,y5);input a,b;output y1,y2,y3,y4,y5;assign y1=a&b;assign y2=a|b;assign y3=ab;assign y4=(a&b);assign y5=(a|b);endmodule（2）/ 模块二：6个非门（同74hc04）module hc04(a

4、,y);input5:0a;output5:0y;assign y=a;endmodule（3）测试平台代码timescale 1ns/1nsmodule testbench();reg a,b;wire y1,y2,y3,y4,y5;gates test_gates(a,b,y1,y2,y3,y4,y5);initialbegina=0;b=0;#10 b=1;#10 a=1;#10 b=0;#10;endendmodule2、模块一第一次仿真结果（截图）。将波形窗口背景设为白色，调整窗口至合适大小，使波形能完整显示，对窗口截图。后面实验中的仿真使用相同方法处理）模块二第一次仿真结果（截图）

5、3、模块一综合结果（截图）。（将相关窗口调至合适大小，使rtl图能完整显示，对窗口截图，后面实验中的综合使用相同方法处理）4、模块一第二次仿真结果（综合后）（截图）。回答输出信号是否有延迟，延迟时间约为多少？是，延迟时间为400ps6、 模块一第三次仿真结果（布局布线后）（截图）。回答输出信号是否有延迟，延迟时间约为多少？分析是否有出现竞争冒险。出现信号延迟，延迟时间为400ps会发生竞争冒险7、 模块一布局布线的引脚分配（截图）。7、烧录（请老师检查）。2、组合逻辑电路一、实验目的1、了解基于verilog的组合逻辑电路的设计及其验证。2、熟悉利用eda工具进行设计及仿真的流程。3、学习针对

6、实际组合逻辑电路芯片74hc148、74hc138、74hc153、74hc85、74hc283、74hc4511进行veriloghdl设计的方法。二、实验环境libero仿真软件。三、实验内容1、掌握libero软件的使用方法。2、进行针对74系列基本组合逻辑电路的设计，并完成相应的仿真实验。3、参考教材中相应章节的设计代码、测试平台代码（可自行编程），完成74hc148、74hc138、74hc153、74hc85、74hc283、74hc4511相应的设计、综合及仿真。4、74hc85测试平台的测试数据要求：进行比较的a、b两数，分别依次为本人学号的奇数位和偶数位（例如，当学号为321

7、2005896时，a数依次取学号从左到右的奇数位，即数字3、1、0、5、9，b数依次取学号从左到右的偶数位，即数字2、2、0、8、6），验证a、b的比较结果。注意：若两数相等，需考虑级联输入（级联输入的各种取值情况均需包括）。5、74hc4511设计成扩展型的，即能显示数字09、字母af。6、提交针对74hc148、74hc138、74hc153、74hc85、74hc283、74hc4511（任选一个）的综合、布局布线结果，以及相应的仿真结果。7、完成课堂布置实验的vierilog代码，并实现综合前仿真。四、实验结果和数据处理1、所有模块及测试平台代码清单注：文件命名要求。工程（projec

8、t）名要求：学号末4位+下划线+芯片名，例如陈静（3212005896）74hc148芯片的工程名为“5896_74hc148”。设计代码文件名：要求同上，即“5896_74hc148.v”。测试平台文件名：自己定义。/74hc148代码module encoder8_3_1(datain,eo,dataout); input7:0datain; output eo; output 2:0dataout; reg 2:0dataout; reg eo; integer i; always(datain) begin dataout=0; eo=1; for(i=0;i<8;i=i+1)

9、begin if(dataini) begin dataout=i; eo=0; end end endendmodulemodule encoder8_3_1(datain,eo,dataout); input7:0datain; output eo; output 2:0dataout; reg 2:0dataout; reg eo; integer i; always(datain) begin dataout=0; eo=1; for(i=0;i<8;i=i+1) begin if(dataini) begin dataout=i; eo=0; end end endendmod

10、ule/74hc148测试平台代码timescale 1ns/10psmodule testbench_8_3encoder; reg7:0 in; wire2:0 out; wire eo;initial begin in='b00000001; repeat(9) #20 in=in<<1; endencoder8_3_1 testbench_8_3encoder(in,eo,out);endmodule/74hc138代码module decoder3_8_1(datain,enable,eq); input2:0datain; input enable; outpu

11、t7:0eq; reg7:0eq; wire2:0datain; integer i;always(datain or enable) begin if(enable) eq=0; else for(i=0;i<8;i=i+1) if(datain=i) eqi=1; else eqi=0; endendmodule/74hc138测试平台代码timescale 1ns/10psmodule testbench; reg2:0 in; reg enable; wire7:0 eq;decoder3_8_1 decoder_tb(.datain (in),.enable (enable),

12、.eq(eq);initial begin in=0; repeat(20) #20 in=$random; endinitial begin enable=1; #40 enable=0; endendmodule/74hc153代码module mux4_1_a(d0,d1,d2,d3,sel0,sel1,result); input d0,d1,d2,d3; input sel0,sel1; output result; reg result; always(d0 or d1 or d2 or d3 or sel1 or sel0) begin case(sel1,sel0) 0:res

13、ult=d0; 1:result=d1; 2:result=d2; 3:result=d3; default:result=1'bx; endcase end endmodule/74hc153测试平台代码timescale 1ns/1psmodule testbench_mux_1; reg d0,d1,d2,d3,sel0,sel1,result); wire result; mux_1_a dut(d0,d1,d2,d3,sel0,sel1,result)initial begin d0=0;d1=0;d2=0;d3=0;sel1=0;sel0=0; #100 d0=1;d1=0

14、;d2=0;d3=0;sel1=0;sel0=0; #100 sel1=0;sel0=1; #100 sel1=1;sel0=0; #100 sel1=1;sel0=1; #100;endendmodule/74hc85代码module comparator_4_a(dataa,datab,ageb); input3:0dataa,datab; output ageb; reg ageb; always (dataa or datab) begin if(dataa>=datab) ageb=1; else ageb=0; end endmodule/74hc85测试平台代码timesc

15、ale 1ns/10ps module testbench; reg3:0 ina,inb; wire ageb; comparator_4_a comparator_testbench(ina,inb,ageb); initial begin ina=0;#20 ina=3;#20 ina=1;#20 ina=3;#20 ina=5;#20 ina=4;#20 $finish; end initial begin inb=0; #20 inb=1; #20 inb=3; #20 inb=0; #20 inb=9; #20 inb=6; end endmodule /74hc283代码modu

16、le halfadder_1(dataa,datab,sum,cout); input dataa,datab; output sum,cout; assign cout,sum=dataa+datab; endmodule /74hc283测试平台代码timescale 1ns/10ps module testbench; reg a,b; wire sum,cout; halfadder_1 adder_te(a,b,sum,cout); initial begin a=0;b=0; #20 b=1; #20 a=1; #20 b=0; #20; endendmodule/74hc4511

17、代码module hc4511(a,seg,lt_n,bi_n,le); input lt_n,bi_n,le; input3:0a; output7:0seg; reg 7:0sm_8s; assign seg=sm_8s; always (a or lt_n or bi_n or le) begin if(!lt_n)sm_8s=8'b11111111; /根据4511真值表写出 else if(!bi_n)sm_8s=8'b00000000; else if(le)sm_8s=sm_8s; else case(a) 4'd0:sm_8s=8'b001111

18、11; /3f4'd1:sm_8s=8'b00000110; /06 4'd2:sm_8s=8'b01011011; /5b 4'd3:sm_8s=8'b01001111; /4f 4'd4:sm_8s=8'b01100110; /66 4'd5:sm_8s=8'b01101101; /6d 4'd6:sm_8s=8'b01111101; /7d 4'd7:sm_8s=8'b00000111; /07 4'd8:sm_8s=8'b01111111; /7f 4'd9:sm_8s=8'b01101111; /6f 4'd10:sm_8s=8'b01110111; /77 4'd11:sm_8s=8'b01111100; /7c 4'd12:sm_8s=8'b00111001; /39 4'd13:sm_8s=8'b01011110; /5e 4'd14:sm_8s=8'b01111001; /79 4'd15:sm_8s=8