数字逻辑设计及应用复习课

1、1数字逻辑设计及应用复习课数字逻辑设计及应用复习课o 试卷构成：试卷构成：n 1 填空（填空（12224分）分）n 2逻辑函数化简（逻辑函数化简（2612分）分）n 3,4,5,6,7分析设计题（分析设计题（54分）分）n 8Verilog 设计（设计（11010分）分）2o 掌握常用二掌握常用二-十的转换十的转换o 掌握基本逻辑运算，原码，反码，补码掌握基本逻辑运算，原码，反码，补码o 各种常见编码，各种常见编码，8421码等码等o 各种基本逻辑运算各种基本逻辑运算o 二进制数据的传输方式二进制数据的传输方式1.1.数字逻辑基础数字逻辑基础3课后练习课后练习o 1.4.141 1、熟悉逻辑代

2、数常用基本定律、恒等式熟悉逻辑代数常用基本定律、恒等式和规则。反演律等和规则。反演律等2 2、掌握逻辑代数的变换和卡诺图化简法；、掌握逻辑代数的变换和卡诺图化简法；2 .逻辑代数与硬件描述语言基逻辑代数与硬件描述语言基础础5BCAABCABACBFBCAABCBACABBCAABCCBABCAABCABCBCA1162.2.3 用卡诺图化简下列各式（用卡诺图化简下列各式（6） ( , ,)(0,2,4,6,9,13)(1,3,5,7,11,15)L A B C DmdLAD7练习练习o P64 2.1.4o P65 2.2.38熟练掌握：熟练掌握：基本逻辑门（与、或、与非、或非、异或基本逻辑门

3、（与、或、与非、或非、异或门）、三态门、门）、三态门、OD门（门（OC门）和传输门的逻辑功能。门）和传输门的逻辑功能。3. 逻辑门电路逻辑门电路91.熟练掌握组合逻辑电路的分析方法和设计方法熟练掌握组合逻辑电路的分析方法和设计方法数字电路的分类，时序逻辑电路与组合逻辑电路的区数字电路的分类，时序逻辑电路与组合逻辑电路的区别别2.掌握编码器、译码器掌握编码器、译码器(138)、数据选择器、数据选择器(151) 逻辑逻辑功能及其应用，并能根据设计要求完成电路的正确连功能及其应用，并能根据设计要求完成电路的正确连接。接。 3.竞争冒险现象的相关知识竞争冒险现象的相关知识4 组合逻辑电路组合逻辑电路1

4、04.4.6 用译码器用译码器74HC138和适当的逻辑门实和适当的逻辑门实现函数现函数F=114.4.21 应用应用74HC151实现如下逻辑函数实现如下逻辑函数 154mmmCBACBACBAF12练习练习o P196 4.4.5,4.4.6,4.4.7,4.4.9o P198 4.4.20,4.4.21,4.4.29131、掌握锁存器、触发器的电路结构和工作原理、掌握锁存器、触发器的电路结构和工作原理2、熟练掌握、熟练掌握SR触发器、触发器、JK触发器、触发器、D触发器及触发器及T 触发器的逻辑功能触发器的逻辑功能3、正确理解锁存器、触发器的动态特性、正确理解锁存器、触发器的动态特性5

5、锁存器和触发器锁存器和触发器14练习练习o P240 5.4.1,5.4.5,5.4.7152、熟练掌握时序逻辑电路的分析方法、熟练掌握时序逻辑电路的分析方法1、熟练掌握时序逻辑电路的描述方式及其相互转换。、熟练掌握时序逻辑电路的描述方式及其相互转换。3、熟练掌握时序逻辑电路的设计方法、熟练掌握时序逻辑电路的设计方法4、熟练掌握典型时序逻辑电路计数器、移位寄存器的、熟练掌握典型时序逻辑电路计数器、移位寄存器的逻辑功能及其应用。逻辑功能及其应用。6 . 时序逻辑电路的分析与设计时序逻辑电路的分析与设计5、数字逻辑电路的分类，时序电路的分类。、数字逻辑电路的分类，时序电路的分类。16习题习题o 计

6、数器的进制（模）与触发器个数的关系，计数器的进制（模）与触发器个数的关系，编码位数与编码总数的关系编码位数与编码总数的关系o 161组成的计数器的分析（状态图）与判断组成的计数器的分析（状态图）与判断（几进制）（几进制）176.2.5 分析图所示同步时序电路，写出各触发分析图所示同步时序电路，写出各触发器的激励方程、电路的状态方程组和输出方器的激励方程、电路的状态方程组和输出方程，画出状态表和状态图。程，画出状态表和状态图。1874LVC161逻辑功能表逻辑功能表输输 入入输输 出出清零清零预预置置使能使能时钟时钟预置数据输入预置数据输入计计 数数进进位位CEPCETCPD3D2D1D0Q3Q

7、2Q1Q0TCLLLLLLHLD3D2D1D0D3D2D1D0*HHL保保持持*HHL保保持持*HHHH计计数数*CR的作用？的作用？PECRPE的作用？的作用？19用集成计数器构成任意进制计数器用集成计数器构成任意进制计数器 例例 用用74LVC161构成九进制加计数器。构成九进制加计数器。 解：九进制计数器应有解：九进制计数器应有9个状态，而个状态，而74 LVC 161在计数过程中在计数过程中有有16个状态。如果设法跳过多余的个状态。如果设法跳过多余的7个状态，则可实现模个状态，则可实现模9计数器。计数器。(1) 反馈清零法反馈清零法 CP CET CEP CR PE TC D0 D1

8、D2 D3 Q0 Q1 Q2 Q3 & CP 74LVC161 1 1 1 0010 0110 0000 0101 0100 0011 0001 1000 0111 1001 Q3Q2Q1Q0 20 (2) 反馈置数法反馈置数法 CP CET CEP CR PE TC D0 D1 D2 D3 Q0 Q1 Q2 Q3 1 CP 74LVC161 1 1 1 0010 0110 0000 0101 0100 0011 0001 1000 0111 Q3Q2Q1Q0 CP CET CEP CR PE TC D0 D1 D2 D3 Q0 Q1 Q2 Q3 1 CP 74LVC161 1 1 1

9、 1 1 1 21例例6.5.1 试用试用74LVC161构成模构成模216的同步二进制计数器。的同步二进制计数器。 LD PE D0 D1 D2 D3 CEP CET CP TC IC0 CR Q0 Q1 Q2 Q3 D0 D1 D2 D3 Q0 Q1 Q2 Q3 CE CLK RESET PE D0 D1 D2 D3 CEP CET CP TC IC1 CR Q0 Q1 Q2 Q3 D4 D5 D6 D7 Q4 Q5 Q6 Q7 PE D0 D1 D2 D3 CEP CET CP TC IC2 CR Q0 Q1 Q2 Q3 D8 D9 D10 D11 Q11 Q8 Q9 Q10 PE D0

10、 D1 D2 D3 CEP CET CP TC IC3 CR Q0 Q1 Q2 Q3 D12 D13 D14 D15 Q15 Q12 Q13 Q14 22使用使用VERILOG HDL完成同步完成同步12进制计数器设计进制计数器设计module m9 (CP,CR,Q);/模块名（端口）模块名（端口）input CP,CR; /定义输入信号定义输入信号output 3:0 Q; /定义输出信号定义输出信号reg 3:0 Q; /数据类型说明数据类型说明always (posedge CP or negedge CR) /定义触发条件定义触发条件if (CR) Q=4b1011) Q=4b0000; /定义计数范围定义计数范围else Q=Q+1b1; /定义计数过程定义计数过程end endmodule 23练习练习o P321 6.2.3,6.2.4,6.2.5,6.2.624存储器、复杂可编程逻辑器存储器、复杂可编程逻辑器 和现场可编程门阵列和现场可编程门阵列掌握半导体存储器字、位、存储容量、地址、等掌握半导体存储器字、位、存储容量、地址、等基本概念。基本概念。25习题习题o P383 7.1262 2、了解由、了解由555555定时器组成的多谐、单稳、施密特触定时