图设计准则PPT课件

1、LVS（Layout versus Schematic）B. 布局、布线流程网表输入布图规划布局全局布线详细布线版图参数提取一致性检查后模拟版图生成掩膜文件将版图寄生参数引入电路图，模拟检查电路的时序及速度等是否仍符合要求POST SIMULATIONplace & route第1页/共92页概述 电路的设计及模拟验证决定电路的组成及相关的参数，但仍不是实体的成品，集成电路的实际成品须经晶片厂的制作； 版图设计师的工作是将所设计的电路转换为图形描述格式，即设计工艺过程需要的各种各样的掩膜版，定义这些掩膜版几何图形的过程即Layout； 层次化、模块化的布局方式可提高布局的效率；第2页/

2、共92页引言 芯片加工：从版图到裸片制版加工是一种多层平面“印刷”和叠加过程，但中间是否会带来误差？第3页/共92页人工版图设计的必要性 需要人工设计版图的场合1、数字电路版图单元库的建立2、绝大部分的数模混合电路3、其它自动布线不能满足要求的设计 在Layout的过程中要受到几个因素的限制：1、设计规则（数字和模拟电路）2、匹配问题（主要针对模拟电路）3、噪声考虑（主要针对模拟电路）第4页/共92页设计规则 设计规则的目的是确定掩膜版的间距，它是提高器件密度和提高成品率的折衷产物。 设计规则决定最小的逻辑门，最小的互连线，因此可以决定影响延迟的寄生电阻，电容等。 设计规则常表达为，是最小栅长

3、的0.5倍。第5页/共92页影响匹配的一些因素第6页/共92页晶体管的匹配问题 用大小一致的晶体管 把大晶体管分解为几个大小相同的晶体管 所有要匹配的晶体管的电流方向要求一致 所有匹配的器件都要求有相同的边界条件，如果不同，则要加虚假（dummy）器件 差分对要采用共质心设计加入虚假器件使所有的器件都有相同的边界条件第7页/共92页大晶体管的版图 估算结寄生电容非常重要，当需要最小化结寄生电容时，可以用两个晶体管共用一个结。第8页/共92页共质心设计 对于匹配十分关键的差分对，一定要求做到共质心 共质心的意思构建两个关于某一个中心点完全对称版图 这样的好处在x和y方向的工艺变化被抵消掉了 电容

4、可以用两层多晶中间夹着一层二氧化硅来实现 主要的误差源是腐蚀过度和二氧化硅厚度变化。一般腐蚀过度是主要因素，可以通过增加面积来使误差达到最小化。为了使匹配达到最好，我们将前面晶体管匹配引用到电容中。第9页/共92页电容的匹配电阻的匹配多晶硅电阻：与电压无关；有较高的温度系数。 扩散区或离子注入区（结,阱，或基区）：电阻较高；阻值依赖于电阻两端的电压 第10页/共92页噪声考虑 为了最大限度减小来自于数字电路与衬底和模拟电路电源的耦合，需要采取一些特殊的措施 首先是数字电路和模拟电路必须用不同的电源线：理想的情况是数字电路和模拟电路的电源只能在片外相连，实际上往往做不到。最少要做到：如果一个压焊

5、点既给模拟电路供电又给数字电路供电，要从该压焊点引出两条线分别给模拟电路和数字电路供电 电源线第11页/共92页掩蔽技术 掩蔽技术可以防护来自于或者去向衬底的电容耦合。可以减小两条金属线之间的cross-talk 第12页/共92页所设计的版图：引言第13页/共92页加工后得到的实际芯片版图例子：引言第14页/共92页引言 加工过程中的非理想因素 制版光刻的分辨率问题 多层版的套准问题 表面不平整问题 流水中的扩散和刻蚀问题 梯度效应第15页/共92页引言 解决办法 厂家提供的设计规则(topological design rule)，确保完成设计功能和一定的芯片成品率，除个别情况外，设计者必

6、须遵循 设计者的设计准则(rule for performance)，用以提高电路的某些性能，如匹配，抗干扰，速度等第16页/共92页设计规则(topological design rule)第17页/共92页基本定义(Definition)WidthSpaceSpaceEnclosureExtensionExtensionOverlap1.请记住这些名称的定义2.后面所介绍的 layout rules 必须熟记， 在画layout 时须遵守这些规则。设计规则宽度间距伸展重叠覆盖第18页/共92页上华0.6um DPDM CMOS工艺拓扑设计规则N-wellactiveP+ implantN+

7、 implantpoly1metal1contactviametal2poly2版图的层定义High Resistor第19页/共92页设计规则Nwell符号尺寸含 义1.a3.0阱的最小宽度1.b4.8不同电位阱的阱间距1.c1.5相同电位阱的阱间距P+ ActiveP+N+N+ ActiveaecdfbgN阱层第20页/共92页设计规则NwellP+ ActiveP+N+N+ Activeaecdfbg符号尺寸含 义1.d0.4阱对其中N+有源区最小覆盖1.e1.8阱外N+有源区距阱最小间距1.f1.8阱对其中P+有源区最小覆盖1.g0.4阱外P+有源区距阱最小间距第21页/共92页设计规

8、则active符号尺寸含 义2.a0.6用于互连的有源区最小宽度2.b0.75最小沟道宽度2.c1.2有源区最小间距N+P+N+N+P+bbc.2c.4c.3c.1aa有源层第22页/共92页设计规则poly1符号尺寸含 义4.a0.6用于互连的poly1最小宽度4.b0.75Poly1最小间距4.c0.6最小NMOS沟道长度4.d0.6最小PMOS沟道长度N+P+eeggbbcabdff可做MOS晶体管栅极、导线、poly-poly电容的下极板多晶硅1第23页/共92页设计规则poly1符号尺寸含 义4.e0.6硅栅最小出头量4.f0.5硅栅与有源区最小内间距4.g0.3场区poly1与有源

9、区最小内间距N+P+eeggbbcabdff可做MOS晶体管栅极、导线、poly-poly电容的下极板第24页/共92页设计规则High Resistor符号尺寸含 义5.a2.0高阻最小宽度5.b1.0高阻最小间距5.c1.0高阻对poly2的最小覆盖5.d1.0高阻与poly2的间距在Poly2上定义高阻区abcd/ffeh第25页/共92页设计规则High Resistor符号尺寸含 义5.e0.6高阻与poly2电阻接触孔间距5.f0.8高阻与低阻poly2电阻的间距5.g0.5高阻与有源区的间距5.h1.0高阻与poly1电阻的间距其上禁止布线高阻层定义电阻长度Poly2定义电阻宽度

10、abcd/ffeh第26页/共92页设计规则poly2符号尺寸含 义6.a1.2poly2做电容时的最小宽度6.b1.0poly2做电容时的最小间距6.c0.53.2Poly2与有源区的最小间距做关键电容时的间距6.d1.5电容底板对顶板的最小覆盖6.e0.8电容Poly2对接触孔最小覆盖6.f-Poly2不能在有源区上6.g-Poly2不能跨过poly1边沿可做多晶连线、多晶电阻和poly-poly电容的上极板abcdeij多晶硅2第27页/共92页设计规则poly2符号尺寸含 义6.h0.8poly2做导线时的最小宽度6.i1.0poly2做电阻时的最小间距6.j1.0Poly2电阻之间的

11、最小间距6.k-Poly2不能用做栅6.l0.5电阻Poly2对接触孔最小覆盖6.m-除做电容外，Poly2不能与poly1重叠可做多晶连线、多晶电阻和poly-poly电容的上极板abcdeij第28页/共92页设计规则implant符号尺寸含 义8.a0.9注入区最小宽度8.b0.9同型注入区最小间距8.c0.6注入区对有源区最小包围8.d0.6注入区与有源区最小间距N+abcdfEH注入层第29页/共92页设计规则implant符号尺寸含 义8.E0.75N+(P+)注入区与P+(N+)栅间距8.f0.75N+(P+)注入区与N+(P+)栅间距8.H0注入区对有源区最小覆盖（定义butt

12、ing contact）N+abcdfEH第30页/共92页设计规则contact符号尺寸含 义10.a.6*.6接触孔最小面积10.a.1.6*1.6 N+/P+ butting contact面积10.b0.7接触孔间距aabcdefggc.3a.1定义为金属1与扩散区、多晶1、多晶2的所有连接！接触孔第31页/共92页设计规则contact符号尺寸含 义10.c(d, e)0.4有源区, Poly1, Poly2对最小孔最小覆盖10.c.30.8有源区对butting contact最小覆盖10.f0.6漏源区接触孔与栅最小间距10.g0.6Poly1,2上孔与有源区最小间距aabcde

13、fggc.3a.1第32页/共92页设计规则metal1符号尺寸含 义11.a0.9金属1最小宽度11.b0.8金属1最小间距11.c.10.3金属1对最小接触孔的最小覆盖11.c.20.6金属1对butting contact的最小覆盖-1.5mA/um最大电流密度-禁止并行金属线90度拐角，用135度拐角代替abc.1c.2c.2金属1第33页/共92页设计规则via符号尺寸含 义12.a.7*.7过孔最小面积12.b0.8过孔间距12.df-接触孔、poly-poly电容和栅上不能打过孔12.g0.4金属1对过孔的最小覆盖12.h0.5过孔与接触孔的最小间距建议0.5Poly与有源区对过

14、孔的最小间距或覆盖12.k1.5mA 单个过孔的最大电流abghh定义为两层金属之间的连接孔通孔第34页/共92页设计规则metal2符号尺寸含 义13.a0.9金属2最小宽度13.b(e)0.8金属2最小间距13.c0.4金属2对过孔的最小覆盖13.d1.5宽金属2与金属2的最小间距13.f-禁止并行金属线90度拐角，用135度拐角代替13.h1.5mA/um最大电流密度abcddeWidth10um可用于电源线、地线、总线、时钟线及各种低阻连接金属2第35页/共92页设计规则power supply line符号尺寸含 义17.a20.0金属2最小宽度17.b300.0金属2最小长度-Sl

15、ot规则见工艺文档由于应力释放原则，在大晶片上会存在与大宽度金属总线相关的可靠性问题。表现在裂痕会沿着晶片的边缘或转角处蔓延currentcurrentabslotmetal缝隙用于宽度任何大于20 m，长度大于300 m的金属线。缝隙与电流方向平行电源线第36页/共92页设计规则高阻多晶电阻R=R(L-Ld)/(W-Wd)R=996欧姆Ld = 1.443uWd = 0.162u温度系数：-3.04E-03/度电压系数：-4.36E-03/V 1.01.0WL0.40.61.01.0/0.81.0Poly1 Resistor0.3第37页/共92页设计规则Poly-Poly电容1.21.01

16、.50.81.80.41.22.00.3WLC=0.7*W*L fF1.50.750.70.7温度系数：2.1E-05/度电压系数：-7.7E-05/V0.6第38页/共92页版图设计准则(Rule for performance) 匹配 抗干扰 寄生的优化 可靠性第39页/共92页匹配设计 在集成电路中，集成元件的绝对精度较低，如电阻和电容，误差可达20%30% 由于芯片面积很小，其经历的加工条件几乎相同，故同一芯片上的集成元件可以达到比较高的匹配精度，如1%，甚至0.1% 模拟集成电路的精度和性能通常取决于元件匹配精度第40页/共92页匹配设计 失配：测量所得的元件值之比与设计的元件值之比

17、的偏差 归一化的失配定义： 设X1, X2为元件的设计值，x1, x2为其实测值，则失配为： 11221121212xXxXXXXXxx第41页/共92页匹配设计 失配可视为高斯随机变量 若有N个测试样本1, 2, , N，则的均值为： 方差为：NiiNm11NiimNs1211第42页/共92页匹配设计 称均值m为系统失配 称方差s为随机失配 失配的分布： 3失配：| m |+3 s概率99.7%第43页/共92页匹配设计 失配的原因 随机失配：尺寸、掺杂、氧化层厚度等影响元件值的参量的微观波动(fluctuation) 随机失配可通过选择合适的元件值和尺寸来减小 系统失配：工艺偏差，接触孔

18、电阻，扩散区相互影响，机械压力，温度梯度等 系统失配可通过版图设计技术来降低第44页/共92页匹配设计 随机统计波动 (Fluctuations) 周围波动(peripheral fluctuations) 发生在元件的边沿 失配随周长的增大而减小 区域波动(areal fluctuations) 发生在元件所覆盖的区域 失配随面积的增大而减小第45页/共92页匹配设计 电容随机失配 两个大小均为C的电容的失配： Kp和ka分别为周围波动和区域波动的贡献，均是常量 一般地，电容失配与面积的平方根成反比，即容量为原来2倍，失配减小约30% 不同大小电容匹配时，匹配精度由小电容决定CkkCspaC

19、1第46页/共92页匹配设计 电阻随机失配 两个阻值为R、宽度为W的电阻的失配： Kp和ka分别为周围波动和区域波动的贡献，均是常量 一般地，电阻失配与宽度成反比，即阻值为原来2倍，失配为原来的一半 不同阻值的电阻，可通过调整宽度来达到相同的匹配精度WkkRWspaR1第47页/共92页匹配设计 晶体管匹配：主要关心元件之间栅源电压（差分对）和漏极电流（电流镜）的偏差 栅源电压失配为： 漏极电流失配为： 212kkVVVgstGS1121221gstDDVVkkIIVt, k为元件间的阈值电压和跨导之差，Vgs1为第1个元件的有效栅电压，k1, k2为两个元件的跨导对于电压匹配，希望Vgs1小

20、一些(0.1V)，但对电流匹配，则希望Vgs1大一些(0.3V)第48页/共92页匹配设计 晶体管随机失配 在良好的版图设计条件下 阈值电压 跨导 均与栅面积的平方根成反比effeffVVLWCstteffeffkkLWCksCVt和Ck是工艺参数背栅掺杂分布的统计波动（区域波动）线宽变化，栅氧的不均匀，载流子迁移率变化等（边沿和区域波动）第49页/共92页匹配设计 系统失配 工艺偏差(Process Bias) 在制版、刻蚀、扩散、注入等过程中的几何收缩和扩张，所导致的尺寸误差 接触孔电阻 对不同长度的电阻来说，该电阻所占的分额不同 多晶硅刻蚀率的变化(Variations in Polys

21、ilicon Etch Rate) 刻蚀速率与刻蚀窗的大小有关，导致隔离大的多晶宽度小于隔离小的多晶宽度 扩散区相互影响 同类型扩散区相邻则相互增强，异类型相邻则相互减弱均与周围环境有关第50页/共92页匹配设计 系统失配 梯度效应 压力、温度、氧化层厚度的梯度问题，元件间的差异取决于梯度和距离第51页/共92页匹配设计 系统失配例子 电阻 电阻设计值之为2：1 由于poly2刻蚀速度的偏差，假设其宽度偏差为0.1u，则会带来约2.4%的失配 接触孔和接头处的poly电阻，将会带来约1.2%的失配；对于小电阻，失配会变大2u5u4u15R=R(Leff)/(Weff)R=996欧姆Wp = 0

22、.1u第52页/共92页匹配设计 系统失配例子 电容20um20um10um10um假设对poly2的刻蚀工艺偏差是0.1um，两个电容的面积分别是(10.1)2和(20.1)2，则系统失配约为1.1%第53页/共92页匹配设计 降低系统失配的方法 元件单元整数比 降低工艺偏差和欧姆接触电阻的影响 加dummy元件 保证周围环境的对称 匹配元件间距离尽量接近 公用重心设计(common-centroid) 减小梯度效应 匹配元件与其他元件保持一定距离 减小扩散区的相互影响第54页/共92页匹配设计 降低系统失配的例子 加dummy的电阻匹配Dummy元件宽度可以小一些悬空会带来静电积累！第55

23、页/共92页匹配设计 降低系统失配的例子 一维公用重心设计 二维公用重心设计第56页/共92页匹配设计 降低系统失配的例子 单元整数比(R1:R2=1:1.5) 均匀分布和公用重心 Dymmy元件R1R2R1R2R2R1R1R2dummydummy第57页/共92页匹配设计 降低系统失配的例子 单元整数比(8:1) 加dummy元件 公用重心布局 问题：布线困难，布线寄生电容影响精度C1C2第58页/共92页匹配设计 降低系统失配的例子 方向一致 加dummy保证周围环境对称M1M2M1M2DSDSM1M2DSDSDSDSdummydummyD, S不再对称！第59页/共92页匹配设计 降低系

24、统失配的例子 加dummy保证多晶刻蚀速率一致M1M2M3M1M2M3dummydummy多晶刻蚀速率不一致多晶刻蚀速率一致第60页/共92页匹配设计 降低系统失配的例子 加dummy导线保持环境对称 公用重心以减小梯度效应不对称互为镜像第61页/共92页匹配设计 降低系统失配的例子 叉指结构 交叉耦合结构D1D2S122dummydummy1D1SD2SD1共同点：对梯度效应和倾斜注入不敏感21D2SD112D1SD2关于匹配电路，放大电路不需要和下面的电流源匹配。什么是匹配？使需要匹配的管子所处的光刻环境一样。 匹配分为横向，纵向，和中心匹配。1221为纵向匹配，12为中心匹配（把上方1转

25、到下方1时，上方2也达到下方2位置）21中心匹配最佳。 尺寸非常小的匹配管子对匹配画法要求不严格.4个以上的匹配管子,局部和整体都匹配的匹配方式最佳. 第62页/共92页匹配设计 降低系统失配的例子 匹配晶体管与其他晶体管保持相当距离，以免引起背栅掺杂浓度的变化，导致阈值电压和跨导的变化dddddd 2倍阱深！第63页/共92页抗干扰设计 数模混合电路的版图布局 屏蔽 滤波第64页/共92页抗干扰设计 数模混合集成电路中的版图布局 模拟和数字电源地的分离 模拟电路和数字电路、模拟总线和数字总线尽量分开而不交叉混合 根据各模拟单元的重要程度，决定其与数字部分的间距的大小次序 Analog Pow

26、erDigital PowerDigitalAnalog运放交换机调制电容采样编码逻辑第65页/共92页抗干扰设计 电容的屏蔽电路中的高阻接点接上极板，以减小寄生和屏蔽干扰；电容下面用接地的阱来屏蔽衬底噪声CAP此地应为“干净”地！可独立接出，不与其他电路共享第66页/共92页抗干扰设计 敏感信号线的屏蔽增大线间距周围放置地线第67页/共92页抗干扰设计 敏感信号线的屏蔽包围屏蔽缺点：到地的寄生电容较大；加大了布线的难度第68页/共92页抗干扰设计 敏感电路的屏蔽 用接地的保护环(guard ring) 保护环应接“干净”的地 N阱较深，接地后可用来做隔离PdiffNwell第69页/共92页

27、抗干扰设计 加滤波电容 电源线上和版图空余地方可填加MOS电容进行电源滤波 对模拟电路中的偏置电压和参考电压加多晶电容进行滤波偏置参考第70页/共92页抗干扰设计 加滤波电容 电源线上和版图空余地方可填加MOS电容进行电源滤波 对模拟电路中的偏置电压和参考电压加多晶电容进行滤波P-P CAPMOS CAP第71页/共92页寄生优化设计 寄生电阻和电容会带来噪声、降低速度、增加功耗等效应 降低关键路径上的寄生，如放大器输入端上的寄生电阻（主要是多晶硅电阻） 降低关键节点的寄生，如高阻节点和活性较大的节点上的寄生电容第72页/共92页寄生优化设计 晶体管的寄生优化 尽量减小多晶做导线的长度 通过两

28、边接栅可优化栅极串联寄生电阻 通过梳状折叠可同时优化栅极电阻和漏极寄生电容DDD第73页/共92页寄生优化设计 大尺寸晶体管的版图梳状折叠第74页/共92页寄生优化设计 晶体管漏极寄生电容优化 漏极一般接高阻节点或活性较大的节点 主要指漏极扩散区面积的优化 指标：漏极面积SD与有效栅宽We之比，越小越好DW1QdDW2QdDQdQd21deDQWS3222dddeDQWQQWS43deDQWS第75页/共92页寄生优化设计 晶体管漏极寄生电容优化举例 ROM位线上接有大量晶体管的漏极，ROM的位线电压建立速度受到寄生电容限制地址位线第76页/共92页寄生优化设计 Contact, via与其它

29、层的连接 Contact和via与其它层连接时存在接触电阻和电流密度问题 一般采用多个最小孔并联的方法来减小电阻和提高可通过电流 对于大面积的非金属层，接触孔的分布要均匀晶体管电源线电容第77页/共92页可靠性设计 避免天线效应 防止Latch-Up 静电放电ESD保护第78页/共92页可靠性设计 避免天线效应 天线效应： 当大面积的金属1直接与栅极相连，在金属腐蚀过程中，其周围聚集的离子会增加其电势，进而使栅电压增加，导致栅氧化层击穿。 大面积的多晶硅也有可能出现天线效应第79页/共92页一条条长长的金属线或者多晶硅(polysilicon)等导体，就象是一根根天线，当有游离的电荷时，这些“

30、天线”便会将它们收集起来，天线越长，收集的电荷也就越多，当电荷足够多时，就会放电。 IC现代工艺中经常使用的一种方法是离子刻蚀（plasma etching），这种方法就是将物质高度电离并保持一定的能量，然后将这种物质刻蚀在晶圆上，从而形成某一层。理论上，打入晶圆的离子总的对外电性应该是呈现中性的，也就是说正离子和负离子是成对出现，但在实际中，打入晶圆的离子并不成对，这样，就产生了游离电荷。另外，离子注入（ion implanting）也可能导致电荷的聚集。可见，这种由工艺带来的影响我们是无法彻底消除的，但是，这种影响却是可以尽量减小的。第80页/共92页在CMOS工艺中，P型衬底是要接地的，

31、如果这些收集了电荷的导体和衬底间有电气通路的话，那么这些电荷就会跑到衬底上去，将不会造成什么影响；如果这条通路不存在，这些电荷还是要放掉的，那么，在哪放电就会对哪里造成不可挽回的后果，一般来讲，最容易遭到伤害的地方就是栅氧化层。通常情况下用“天线比率”（“antenna ratio”）来衡量一颗芯片能发生天线效应的几率。“天线比率”的定义是：构成所谓“天线”的导体（一般是金属）的面积与所相连的栅氧化层面积的比率。随着工艺技术的发展，栅的尺寸越来越小，金属的层数越来越多，发生天线效应的可能性就越大，所以，在0.4um/DMSP/TMSP以上工艺，一般不大会考虑天线效应。而采用0.4um以下的工艺

32、就不得不考虑这个问题了。 第81页/共92页 可通过插入二极管的方法来解决天线效应，这样当金属收集到电荷以后就通过二极管来放电，避免了对栅极的击穿。 DMSPDouble Metal Single PolyTMSPThree Metal Single Poly layout时去除antenna方法：1.某根线发生天线效应，在靠近gate地方断开该线，用高一层或高几层的连接线（一般为metal）做跳线连接。(由低到高层次顺序一般为poly1-poly2-poly3-metal1-metal2-metal3)。 2.在靠近gate的地方在该线上加二极管，一般不推荐此种方法，且不能消除poly造成的antenna。第82页/共92页可靠性设计 避免天线效应 避免措施： 减小连接栅的多晶和金属1面积，令其在所接栅面积的100倍以下； 采用第二层金属过渡。第83页/共92页可靠性设计 Latch-Up效应 在N阱CMOS电路中，存在寄生pnp和npn晶体管，以及N阱和衬底寄生电阻 寄生pnp、npn晶体管，以及它们的基极到电源和地的寄生电阻，有可能