数字集成电路设计

1、姓名： PC机编号： 指导教师： 大 连 理 工 大 学集成电路课程设计Integrated Circuit Design EDA报 告姓名： 学号： 班级： 专业： PC编号： _目 录1 集成电路设计EDA软件入门22 全定制设计CMOS反相器43 版图提取原理图144 时钟发生器电路修改225 MUX4_1电路修改25_1 集成电路设计EDA软件入门1.1 设计平台（1） 硬件资源：服务器采用Dell SC440型计算机，PD3.0处理器，2G内存；PC终端采用Dell320型计算机，PD3.0处理器，1G内存。（2） 软件资源：MentorGraphics公司的系列IC设计软件。本课程

2、涉及的软件介绍如下。ICstudio：集成电路设计环境，实现前端逻辑和后端版图之间的无缝交互设计；Design-Architect IC：原理图设计工具，实现原理图、符号图编辑及仿真环境设置；Eldo：高精度Spice晶体管级仿真器；EZwave：波形观察和处理工具；IC Station：版图编辑工具；Calibre DRC：设计规则检查（DRC）工具；Calibre LVS：版图与原理图对照（LVS）工具；Calibre xRC：全芯片寄生参数提取工具。1.2 进入Linux系统步骤（1） 开机，用上下键选择到Linux系统栏目，按enter键进入Linux5；（2） 登录操作系统（用户名u

3、ser111，无密码）；（3） 打开桌面的“我的电脑”，熟悉Linux操作系统下的文件管理系统；（4） 打开桌面的“系统终端”，掌握常用命令字；常用命令字：pwd（显示当前路径)，cd（改变当前路径到指定位置），ls（列出当前路径下的文件和文件夹），source（读取并执行指定文件中的命令）。1.3 启动IC设计软件步骤（1）打开终端，输入“cd /home/user111”。（2）输入“source nfs.setup”从服务器下载mentor软件副本，该副本在用户注销/关机后自动清除。（3）输入“cd /home/EDA/mentor_setup”。（4）输入“source all.set

4、up”向服务器申请license。（5）输入“/home/user111/mentor_work/201081391”，进入自己的目录（6）输入“icstudio”，打开软件。1.4 软件使用入门操作步骤（注：仅需文字说明）（1） 创建一个工程：在ICstudio中，File>New>Project；（2） 在弹出对话框中给工程命名，定义工作路径。（3） 点击Open Location Map Editor添加相应的库文件（4） 点击Open Settings Editor添加相应的工程文件，包括DRC，LVS，PEX等规则文件。（5） 创建一个电路图单元File > New

5、 > View>schematic （6） 生成符号Tools > Generate Symbol （7） 创建测试平台File > New > View >schematic（8） Set Up and run Simulation进入仿真模式，进行相应设置并仿真（9） Viewing Waveforms（10） 创建版图 File > New>layout（11） DRC设计规则验证（12） LVS 电路与版图一致性验证（13） PEX 寄生参数提取，并后仿。1.5 小结通过本章学习，主要了解了在Linux系统下如何使用 Mentor Gra

6、phics 进行集成电路设计，包括工程的建立和和相应库文件的导入以及自己工程文件的创建2 全定制设计CMOS反相器2.1 电路设计要求（1） 电路功能：见下表。 输入输出1001（2） 改变晶体管尺寸，进行仿真对比。选择阈值电压Vm=VDD/2、延迟小（小于50ps）、翻转快（上升/下降时间小于50ps）、功耗低的电路完成版图设计。（3） 工艺：采用mentor自带的0.13µm工艺库，p衬底n阱工艺。（4） 电源电压1.2VDC。2.2 原理图及符号图设计基于Design-Architect IC软件完成原理图和符号图的设计。原理图见图2.1。符号图见图2.2。命名为myinven

7、ter 。由1个PMOS管和1个NMOS管组成。输入端为in，输出端为out。初始管子尺寸的确定：根据反相器电路原理，电路的延迟时间与宽长比的关系：为了减小延迟需要减小，增大和。工作原理：当输入为高电平时，P管截止，N管导通，输出低电平；当输入为低电平时，P管导通，N管截止，输出高电平。2.1 反相器原理图 图2.2 符号图2.3 仿真分析（1） 仿真设置基于Design-Architect IC软件完成仿真测试电路的设计。反相器的延迟是在它驱动另一个相同的反相器作为负载的条件下测量的。因此仿真电路如图2.3所示。输入端命名in，驱动反相器输出端命名out，负载反相器输出端命名out1。 图2

8、.3 仿真测试电路 为了验证电路功能，以及测量延迟和上升、下降时间，采用瞬态分析，在输入端IP施加脉冲电压源，输入脉冲上升、下降时间设为0；为了测阈值电压，对输入端IP进行直流电压扫描。网表及说明如下（*后面的汉语为说明）。_.include lib.eldo TT *调用器件模型库：lib.eldo文件中的TT库.global VDD GROUND *定义VDD和GROUND为全局变量*component *子电路描述.subckt inverter OUT IN *子电路模块inverter，端口为OUT和IN；M1 OUT IN VDD N$1 pch w=0.15 l=0.13 m=1

9、 *晶体管M1，漏极接OUT、栅极接IN、源极接VDD、基极接N$1，器件模型pch，沟道宽0.15，沟道长0.13，倍增因子1；M2 OUT IN GROUND N$3 nch w=0.15 l=0.13 m=1.ends inverter *子电路模块定义结束*main cell *顶层电路描述INV1 OP IP inverter *元件INV1，输出接OP，输入接IP，调用inverter子电路；V2 VDD GROUND DC 1.2V *电源V2，正极接VDD，负极接GROUND，直流，电压1.2V；V1 IN GROUND PULSE (0V 1.2V 0 0ns 0ns 20n

10、s 50ns) *电源V1，正极接IN，负极接GROUND，脉冲源（初始电压0V，脉冲电压1.2V，开始前的延迟时间0，上升时间0ns，下降时间0ns，脉宽20ns，周期50ns）；.tran 100ps 200ns *瞬态分析，时间步长100ps，终止时间200ns；.dc V2 0 1.2V 0.1V *直流扫描，电源V2， 0到1.2V扫描，步长0.1V；.end *网表结束 （2） 仿真波形与参数测量基于eldo软件完成仿真，并采用EZwave软件观察波形和测试参数。仿真得到波形如图2.4所示。观察波形，输入为高电平输出为低电平，输入为低电平输出为高电平，因此该电路实现了反相器功能。需

11、考察的参数及其定义见表2.1。参数测量结果如图2.4-2.9所示。表2.1 反相器主要性能参数说明符号名称定义tpLH上升延迟输入触发输出信号由低电平向高电平转换，测量输入信号50%VDD到输出上升沿的50%VDD的时间。tpHL下降延迟输入触发输出信号由高电平向低电平转换，测量输入信号50%VDD到输出下降沿的50%VDD的时间。tp传播延迟tp = ( tpLH + tpHL) / 2Vm阈值电压输入从0到VDD扫描时，源漏峰值电流对应的输入电压值，或输出电压与输入电压相等时的输入电压值。tr上升时间输出上升沿从10%VDD到90%VDD的时间。tf下降时间输出下降沿从90%VDD到10%

12、VDD的时间。Imax短路电流反相器翻转时，pmos和nmos同时导通的瞬间峰值电流。 图2.4反相器波形图2.5反相器Vm及饱和电流图2.6反相器上升延时 图2.7反相器下降延时图2.8反相器上升时间 图2.9反相器下降时间 （4） 阈值电压调节根据反相器电路原理，改变管子宽长比可以改变阈值电压，通过增大PMOS管的宽长比，就可以使阈值电压上升。选择3组Wp，分析增大pmos沟道宽对电路性能参数的影响。如表2.2所示。表2.2 增大pmos沟道宽对反相器性能的影响序号管子尺寸(µm)L=0.13, Wn=0.15延迟(ps)开关门限Vm (V)上升时间tTLH (ps)下降时间tT

13、HL (ps)短路电流Imax (µA)WpWp:WntpLHtpHLtpd10.32：121.17111.64616.4080.50043.10419.05914.04320.714：315.08920.32317.7060.55931.94432.88720.78431.122：312.51328.58420.5480.60025.10447.71926.174管子的尺寸是如何影响阈值电压、延迟、上升时间、下降时间和短路电流的？为什么？PMOS管子尺寸越大，表现为上拉能力强，阈值电压上升。由于管子增大，上拉电流也会增大，所以上升时间会减小，同时N管尺寸没变，相对下拉能力变弱，下降

14、时间会增加，另外，管子尺寸会使得寄生电容增大，上升延时也会减小，下降延时会增大。同时由于上升下降时间差值增大，上下两管同时导通时间变长以及P管电阻的减小，短路电流更大。选择第3组尺寸，此时，阈值电压为0.600，延迟为20.548，上升时间为25.104，下降时间为47.719，短路电流为26.174uA，满足设计要求。因此，本次设计的管子尺寸为：(W/L)p=1.1µm /0.15µm；(W/L)n=0.15µm /0.13µm。（5）沟道宽度和长度对反相器的影响选择3组Wn，分析增大nmos沟道宽度对电路性能参数的影响。如表2.3所示。同宽长比，选择

15、3组不同沟道长L，分析增大管子尺寸对电路性能参数的影响。如表2.4所示。表2.3 增大nmos沟道宽对反相器性能的影响序号管子尺寸(µm)L=0.13, Wp=1.1延迟(ps)阈值电压Vm (V)上升时间tTLH (ps)下降时间tTHL (ps)短路电流Imax (µA)Wn宽长比tpLHtpHLtpd10.1515：1312.51328.58420.5480.60025.10447.71926.17420.220：1313.02724.73018.8790.59925.50840.04527.16230.2525：1313.56121.7380.59526.96434

16、.95528.277表2.4 增大管子尺寸对反相器性能的影响序号（W/L）n= 0.15/0.13 （W/L）p= 1.1/0.13 管子尺寸(µm)延迟(ps)阈值电压Vm (V)上升时间tTLH (ps)下降时间tTHL (ps)短路电流Imax (µA)LnLptpLHtpHLtpd10.130.1312.51328.58420.5480.60025.10447.71926.17420.1950.19520.71550.92035.8080.63743.67583.23524.91130.260.2629.43673.85051.6470.65169.192125.1

17、324.485增大nmos沟道宽，下拉能力增强，相对而言上拉减弱，所以上升时间增加。下降时间减少，而同时等比增加上拉和下拉网络尺寸，对应的上升下降时间及相应延时却没有减少，原因是管子的增大时的管子自身电容占了主导。（6）负载电容的影响观察增大扇出系数对电路性能参数的影响。如表2.5所示。表2.5 增大扇出对反相器性能的影响扇出系数延迟(ps)阈值电压Vm (V)上升时间tTLH (ps)下降时间tTHL (ps)短路电流Imax (µA)tpLHtpHLtpd112.51328.58420.5480.60025.10447.71926.1748173.63283.58228.6050

18、.649342.01718.4124.56516328.41541.98435.1950.651619.331436.624.485由上图分析可知，随着扇出系数的增加，反相器的上升下降时间及相应的延时大幅增加，所以对于大扇出电路，可通过输出链改变扇出系数从而改变延时，使得电路性能大幅提高。版图设计（1） 本次设计中用到的图层说明见表2.6。基于IC station软件完成版图的设计。表2.6 mentor 0.18um工艺版图图层说明层名层号说明NWELL3N阱OD6薄氧，有源区POLYG17多晶硅PP25P+ 注入NP26N+ 注入CO30接触孔M131第1层金属VIA1511，2层金属的过

19、孔M232第2层金属MET1TEXT131金属1的端口标识（2） PMOS管与NMOS管的版图图2.10PMOS版图 图2.11 NMOS版图（3） CMOS反相器版图图2.12CMOS反相器版图 （4） DRC与LVS检查基于Calibre软件完成版图设计规则验证（DRC）和版图与原理图对比（LVS）检查。图2.13CMOS反相器设计通过了DRC、LVS检查 2.4 寄生参数提取与后仿真分析基于Calibre软件完成版图的寄生参数提取（PEX），并利用含有寄生参数的网表进行后仿真。对比后仿真与前仿真结果，。分析哪些参数变化了，哪些没变化，为什么。* File: list.pex* Creat

20、ed: Thu Jul 4 16:38:31 2013* Program "Calibre xRC"* Version "v2007.3_18.11"* Nominal Temperature: 27C* Circuit Temperature: 27C* .subckt PM_MYINVERTER_GROUND 1 7 12 13 15c9 13 0 46.108fc10 7 0 48.9886fr11 15 21 0.84059 r12 13 15 5.17667 r13 13 16 0.147333 r14 12 13 0.042 r15 7 15

21、 15.61 r16 16 7 0.233423 r17 1 21 5.89929 .ends.subckt PM_MYINVERTER_OUT 1 3 9 15 20c12 15 0 49.5713fc13 9 0 77.0567fr14 23 17 0.890037 r15 15 17 15.61 r16 15 20 0.111762 r17 14 20 0.167308 r18 11 17 5.17667 r19 9 14 0.0486094 r20 9 11 0.103396 r21 3 17 0.0488242 r22 1 23 5.89929 .ends.subckt PM_MYI

22、NVERTER_IN 4 8 15 16 21 29 33c15 33 0 45.1651fc16 29 0 47.3592fc17 17 0 25.1216fc18 16 0 32.9691fc19 15 0 89.8533fc20 13 0 5.04261fc21 8 0 70.026fc22 4 0 151.409fr23 21 20 11.07 r24 20 33 6.21112 r25 20 29 6.21112 r26 18 20 11.07 r27 21 16 0.0438882 r28 16 17 0.177412 r29 13 18 0.0548468 r30 13 15 0

23、.265268 r31 12 17 0.0486328 r32 12 15 0.14117 r33 33 8 27.55 r34 29 4 47.56 .ends图2.14版图寄生参数网表 图2.1后仿真结果图 序号 延迟(ps)阈值电压Vm (V)上升时间tTLH (ps)下降时间tTHL (ps)短路电流Imax (µA)tpLHtpHLtpd前仿真结果12.51328.58420.5480.60025.10447.71926.174后仿真结果2386.15126.73756.40.600 4906.39353.4 16.987表2.16后仿真结果与前仿真结果对比 2.5 小结

24、后仿真结果与前仿真结果有很大的差别，但是后仿真结果与实际情况更符合，因为后仿真考虑了更多的寄生参数，同时也说明了版图的重要性，一个好的版图可以减少很多的寄生参数，减少很多误差。3 版图提取原理图3.1 设计要求现有一套0.5um CMOS工艺标准单元的版图库，要求对指定的两个版图还原设计出它们的原理图，设计符号图，并分析说明其基本功能（组合电路要求写出表达式并化简，归纳其功能；时序电路要求分析电路结构，写出功能表，归纳其功能）。 （1） 电路1编号：A5_AN04D2。（2） 电路2编号：B2_DFPNSRBQQB1。3.2 A5_AN04D2版图提取与分析(1) 初步观察与分析A5_AN04

25、D2版图如图3.1所示。由5个pmos，5个nmos组成；共有5个IO口，分别是A1 A2 A3 A4 Y，以及vdd和gnd。标准单元版图仅采用了金属1和多晶硅1作为连线。为方便观察，可只看TO、PG、W1、A1层，如图3.2所示。图3.1 A5_AN04D2电路全涂层版图 图3.2 A5_AN04D2电路部分涂层版图(2) 原理图提取与分析图3.3 A5_AN04D2电路提取的原理图 图3.4 整理后的A5_AN04D2电路原理图电路功能表达式及其化简： Y=A1&A2&A3&A4因此该电路是一个四输入与门。生成符号图如图3.5所示。图3.5 A5_AN04D2电路

26、符号图(3) 电路网表与LVS检查电路网表如图3.6所示。该电路通过了LVS检查，证明提取的原理图正确。* LVS netlist generated with ICnet by 'user111' on Sat Jul 6 2013 at 10:23:40* Globals.*.global VDD VSS* Component pathname : $mylib/default.group/logic.views/A5_AN04D2*.subckt A5_AN04D2 Y A1 A2 A3 A4 MN5 Y N$218 VSS VSS MN L=0.5u W=2.6u M=

27、2 MN4 N$223 A4 N$218 VSS MN L=0.5u W=2.6u M=1 MN3 N$223 A3 N$222 VSS MN L=0.5u W=2.6u M=1 MN2 N$203 A2 N$222 VSS MN L=0.5u W=2.6u M=1 MP5 Y N$218 VDD VDD MP L=0.55u W=5.2u M=2 MP4 N$218 A1 VDD VDD MP L=0.55u W=5.2u M=1 MP1 N$218 A4 VDD VDD MP L=0.6u W=5.7364u M=1 MP2 N$218 A3 VDD VDD MP L=0.55u W=5.

28、2u M=1 MN1 N$203 A1 VSS VSS MN L=0.5u W=2.6u M=1 MP3 N$218 A2 VDD VDD MP L=0.55u W=5.2u M=1.ends A5_AN04D2图3.6 A5_AN04D2电路网表3.3 B2_DFPNSRBQQB1版图提取与分析(1) 初步观察与分析B2_DFPNSRBQQB1版图如图3.7所示。由15个pmos，15个nmos组成；共有5个IO口，分别是CK D RB QB O，以及vdd和gnd。标准单元版图仅采用了金属1和多晶硅1作为连线。为方便观察，可只看TO、PG、W1、A1层，如图3.8所示。图3.7 B2_DF

29、PNSRBQQB1电路全涂层版图 图3.8 B2_DFPNSRBQQB1电路部分涂层版图(2) 原理图提取与分析图3.9 B2_DFPNSRBQQB1电路提取的原理图 图3.10 整理后的B2_DFPNSRBQQB1电路原理图(3) 电路网表与LVS检查电路网表如图3.12所示。该电路通过了LVS检查，证明提取的原理图正确。* LVS netlist generated with ICnet by 'user111' on Sat Jul 6 2013 at 13:25:17* Globals.*.global VDD VSS* Component pathname : $my

30、lib/default.group/logic.views/B2_DFPNSRBQQB1*.subckt B2_DFPNSRBQQB1 O QB CK D RB MP13 N$443 N$227 VDD VDD MP L=0.55u W=5.7u M=1 MN12 QB N$229 VSS VSS MN L=0.5u W=2.6u M=1 MN11 N$229 N$443 VSS VSS MN L=0.5u W=2.6u M=1 MP12 QB N$229 VDD VDD MP L=0.55u W=5.8u M=1 MP11 N$229 N$443 VDD VDD MP L=0.55u W=5

31、.8u M=1 MN10 N$227 NET2 N$229 VSS MN L=0.5u W=1.1u M=1 MN9 NET3 NET1 N$227 VSS MN L=0.5u W=2u M=1 MP10 N$227 NET1 N$229 VDD MP L=0.55u W=1.2u M=1 MP9 NET3 NET2 N$227 VDD MP L=0.55u W=2.2u M=1 MN8 NET3 N$214 VSS VSS MN L=0.5u W=3.75u M=1 MP8 NET3 N$214 VDD VDD MP L=0.55u W=6.4u M=1 MN7 N$434 NET3 VSS

32、 VSS MN L=0.5u W=2.6u M=1 MN6 N$432 RB N$434 VSS MN L=0.5u W=2.6u M=1 MP7 N$432 NET3 VDD VDD MP L=0.55u W=3.15u M=1 MP6 N$432 RB VDD VDD MP L=0.55u W=3.15u M=1 MP4 N$203 NET1 N$214 VDD MP L=0.55u W=2.2u M=1 MN4 N$203 NET2 N$214 VSS MN L=0.5u W=2u M=1 MP5 N$214 NET2 N$432 VDD MP L=0.55u W=1.2u M=1 MN

33、5 N$214 NET1 N$432 VSS MN L=0.5u W=1.1u M=1 MN3 NET2 CK VSS VSS MN L=0.5u W=3.75u M=1 MN2 NET1 NET2 VSS VSS MN L=0.5u W=3.3u M=1 MP3 NET2 CK VDD VDD MP L=0.55u W=6.4u M=1 MP2 NET1 NET2 VDD VDD MP L=0.55u W=5.5u M=1 MN1 N$203 D VSS VSS MN L=0.5u W=2.6u M=1 MP1 N$203 D VDD VDD MP L=0.55u W=5.8u M=1 MN

34、13 N$443 RB N$449 VSS MN L=0.5u W=2.6u M=1 MP15 O N$443 VDD VDD MP L=0.55u W=5.8u M=1 MP14 N$443 RB VDD VDD MP L=0.55u W=5.7u M=1 MN14 N$449 N$227 VSS VSS MN L=0.5u W=2.6u M=1 MN15 O N$443 VSS VSS MN L=0.5u W=2.6u M=1.ends B2_DFPNSRBQQB1图3.12 电路网表(4) 电路网表与LVS检查电路功能分析： 第一个传输门为低通，第二个传输门高通，所以上升沿有效，因为RB

35、与CLK无关，所以为异步，RB为0时输出恒为0，起清零作用。所以为上升沿异步清零D触发器因此该电路是一个上升沿异步清零D触发器，功能表如表3.1所示。生成符号图如图3.11所示。输入输出DRBCKBQQB11下降沿1001下降沿01任意0任意01表3.1 B2_DFPNSRBQQB1电路功能表 图3.11 B2_DFPNSRBQQB1符号图4 时钟发生器电路修改4.1 电路工作原理本电路为时钟发生器电路（Clgen）。电路结构如图4.1所示，电路的功能由一个环形振荡器实现，输出接缓冲器用以调整波形和匹配负载，负载为80fF。其功能表如表4.1所示。图4.1 时钟发生器电路结构表4.1 时钟发生

36、器功能表TRIY011周期性脉冲 电路工作原理具体分析如下：（1）环形振荡器：由1个与非门和偶数个反相器组成。输入信号TRI为0时，与非门的输出恒为1，输出Y0也因此恒为1，环形振荡器处于关闭状态；当输入信号TRI为1时，与非门相当于一个反相器，振荡环路等效于奇数个反相器首尾串联，一个值从Y0开始绕环一周后回到Y0时，得到其反相值，必须再环绕环传输1周才能回到原来的值。因此N级环形振荡器产生的信号周期为T=2*N*tp。（2）缓冲器：经缓冲器后Y输出值等于Y0。由于负载80fF远大于基本反相器的等效电容，输出缓冲器可增大电流驱动能力从而缩短电容充放电时间使输出波形具有更加陡直的边沿。4.2 电

37、路问题描述要求负载为80fF时，本电路产生的时钟周期为10±0.1ns，上升/下降时间均小于120ps。原电路不满足要求（见表4.2，图4.2）。请在不改变电路工作原理的基础上，修改电路参数或结构，使之满足要求。表4.2 设计指标要求性能参数英文定义指标要求原电路结果时钟周期period信号成一个周期变化所需要的时间5±0.1 ns1.49 ns占空比duty cycle周期信号高电平占整个周期的比例50±2 %52.9%上升时间risetime信号从10%上升到90%所要的时间< 110ps121ps下降时间falltime信号从90%下降到10%所要的时

38、间< 110ps102ps图4.2 原电路输出Y波形仿真结果4.3 分析问题并提出修改思路因为N级环形振荡器产生的信号周期为T=2*N*tp，所以可以改变每一级反相器的tp和反相器的级数改变周期。又因为负载80fF远大于基本反相器的等效电容，输出缓冲器可增大电流驱动能力从而缩短电容充放电时间使输出波形具有更加陡直的边沿，因此可以改变输出缓冲器的参数从而改变上升下降时间。4.4 电路修改与仿真分析请综合运用表格、文字、波形等方式。序号Invert ND2Buf 仿真结果 W/Lp umW/Ln um级联W/Lp umW/Ln um级联W/LpumW/Lnum周期ns占空比TrisepsTf

39、allps原5.2/0.552.6/0.545.2/0.552.6/0.54级：1,3,9,275.2/0.552.6/0.51.4952.9%1159715.2/0.552.6/0.5105.2/0.552.6/0.54级：1,3,9,275.2/0.552.6/0.51.787352.358123.59101.4225.2/0.552.6/0.5125.2/0.552.6/0.54级：1,3,9,275.2/0.552.6/0.52.086052.056124.56101.6636.2/0.552.6/0.5125.2/0.552.6/0.54级：1,3,9,275.2/0.552.6/0

40、.52.158052.086121.6899.527412.2/0.552.6/0.5125.2/0.552.6/0.54级：1,3,9,275.2/0.552.6/0.52.678252.48120.50102.48530/0.552.6/0.5125.2/0.552.6/0.54级：1,3,9,275.2/0.552.6/0.54.213053.145139.34113.05612/0.552.6/0.5245.2/0.552.6/0.54级：1,3,9,275.2/0.552.6/0.54.995151.274120.56104.02726/0.552.6/0.5168/0.555.2/0.55级：1,3,9,27,278/0.555.2/0.54.945750.004106.48107.334.5 结论与讨论要达到设计要求可以有多种设计方案，如一开始周期太小，可以增大反相器的P管来使得每级反相器的延时增大，从而使周期增大，我们也可以增加反相器的级数使得周期增大，同时我们还可以改变buf来改变周期，因此调节方法有多种，但是要注意的是调节使需要注意其他参数的变化，比如调节buf可以改变周期，同样也可以改变占空比，所以我们应当把握整体，合理调整，才能较快的调节出满足要求的电路。5 MUX4_1电路修改5.1 电路工作原理