Verilog结构描述模块剖析

1、Verilog HDL的结构描述模块从Verilog HDL的描述风格： 结构描述 数据流描述 行为描述 混合描述本节介绍逻辑电路的结构描述方式。一,结构描述的概念所谓结构描述就是通过调用逻辑元件、描述它们之 间的连接来建立逻辑电路的Verilog HDL模型。逻辑元件一Verilog HDL内置逻辑门、自主开发的已 有模块、商业IP模块。狭义理解：如何将传统意义上的“逻辑原理图”转换为Verilog HDL的描述。结构描述分为门级结构描述和模块级结构描述，本 课程只介绍前者。二.门级结构描述（门级建模）门级结构描述就是利用Verilog HDL内置的基本门级 元件以及它们之间的连接来构筑逻辑

2、电路的模型。“基本门级元件”是一种特殊的模块，由Verilog HDL 语言本身提供，不需要用户定义。同学应掌握“基本门级 元件”的分类、调用格式及其应用。三.Verilog HDL内置基本门元件c=> | 多输入门只有一 个输出与门： 与非门：或门：或非门： 异或门：异或非门:and nand or nor xor xnor元件模型:v门级元件名（v输出：输入输入2，<输入n>）=> 多输出门关键字V门级元件名（V输出1>,输出2>,，输出g v输入）三态门关键字高电平使能缓冲器：bufifl低电平使能缓冲器：butiW高电平使能非门：notifl低电平使

3、能非门：notifl）元件模型元件名（V数据输出,，数据输入，控制输入）对于高电平使能缓冲器“bufin"，若控制输入为“1”， 则输入数据被传送到数据输出端；若控制输入为“0%则数 据输出端处于高阻状态,九对于低电平使能缓冲器“bunnr,若控制输入为飞”， 则输入数据被传送到数据输出端；若控制输入为力”，则数 据输出端处于高阻状态，对于高电平使能非门“notin*若控制输入为力”，则 数据输出端的逻辑状态是输入的,逻辑非”；若控制输入为 “0”,则数据输出端处于高阻状态对于低电平使能非门“notim”，若控制输入为飞”，则 数据输出端的逻辑状态是输入的“逻辑非”；若控制输入为 力

4、”，则数据输出端处于高阻状态四.Verilog HDL内置基本门元件的调用门级元件实例语句的格式：v门级元件名实例名（端口连接表）;应按照各元件模型中输出、输入、控 制的顺序描述信号的连接。当对同一个基本门级元件进行多次调用时，可采用 F面的元件实例语句格式：v门级元件名v实例名1> （端口连接表1）,v实例名2> （端口连接表2）,实例名（端口连接表n）；ini加2 outl门级元件实例语句及其对应的 逻辑示意图A1门级元件实例语句及其对应的 逻辑示意图bufifl BF1 (dj)us, m_data en)notifl NT 1 (out, in9 ctr);bunm BFO

5、 (a, b, c);notifO NTO (addr, a bus, s映sa busNTO五.Verilog HDL门级结构描述模块的设计模型六.Verilog HDL门级建模举例例：对下列逻辑电路进行Verik唱HDL门级建模。六.Verilog HDL门级建模举例例：对下列逻辑电路进行Verik唱HDL门级建模。or xorinput wire and ,定义三个内 部连线变量module fulloutput_adder (cout, sout, a, b, cin) cout, sout;a9 b, cin; wl, w2, w3;A1 ( w1, a, b ), A2 ( w2,

6、 b, cin ), A3 ( w3, a, cin );01 ( cout, w1, w2, w3 );X1 ( sout, a, b, cin );endmodule门级建模描述的是电路结构，看起来 比较复杂。如果阅读一个门级建模程序， 很难分析其所描述的功能。第四节Verilog HDL的数据流描述模块一数据流描述根据信号（变量）之间的逻辑关系，采用持续赋值 语句描述逻辑电路的方式，称为数据流描述。狭义理解：将传统意义上的“逻辑表达式“，运用 Verilog HDL中的运算符，改变成持续赋值语句 （assign语句）中的表达式。二.Verilog HDL数据流描述模块的设计模型modul

7、e模块名（端口列表）；端口定义input输入端口output堆出端口数据类型说明 wireVerilog 数据流 描述模 块基本 结构逻辑功能定义 assign v逻辑表达式 assign逻辑表达式n；endmodule三.持续赋值语句（assign语句）assign连线型变量名=赋值表达式；wire型变量4用Verilog HDL运算符构成的合法表达式wire型变量没有数据保持能力，只有被连续驱动后，才 能取得确定值。（而寄存器型变量只要在某时刻得到过一次 过程赋值，就能一直保持该值，直到下一次过程赋值。）若一个连线型变量没有得到任何连续驱动，它的取值将 是不定态“武。assign连续赋值语

8、句就是实现对连线型变量进行连续驱 动的一种方法。进一步讲，assign持续赋值语句对wire型变量赋值 后，始终监视赋值表达式中的每一个操作数，只要赋值表 达式中任一操作数发生变化，立即对wire型变量进行更新 操作，以保持对wire型变量的连续驱动。体现了组合逻辑 电路的特征任何输入的变化，立即影响输出。所以， 可根据组合电路的逻辑表达式，用assign持续赋值语句进 行描述。持续赋值语句应用举例nmodule assignment ( z 9 x , y );根据端口信号类型的隐input 3:0 x , y ;含特性，此句可省。output 3:0 z ;1wire 3:0 z, x,

9、y ;assign z = x & v ;一这里，已不是传统意义上的endmodule . 、单变量与运算，而是两个相同位宽向量的按位与运算。对应的逻辑原理图？z1J 1J 1J 1J 1J 0 1 2 3 0 1 2 3 rL rL fl X X X X y y y y1J 1J o 1 rL rL z z21z思考：若上述模块中的assign z = x & y ;改为 assign z = x && y ;将如何？实际应用中，持续赋值语句的赋值目标可以是如下几种:变量(标量) wire a , b ;assign a = b ;向量wire 7:0 a ,

10、 b ;assign a = b ;向量中某一位 wire 7:0 a , b ; assign a3 = b3;向量中某几位wire 7:0J a , b ; assign a3:2 = b3:2;拼接wire a 9 b ;wire 12:1 c ;assign a 9 b) = c ;四.数据流描述举例例：请用Verilog HDL数据流描述方式描述F = AB CD 的逻辑功能。module ff_1(A,B,C,D,F); input A,B,C,D;所有assign语句并 发执行，和程序中 的位置无关。output F;wire w1,w2;assign w1=A&B;as

11、sign w2=-(C&D);assign F=w1|w2; endmodule第五节Verilog HDL的行为描述模块一,行为描述逻辑电路的结构描述侧重于表示一个电路由哪些基本元 件组成，以及这些基本元件的相互连接关系。逻辑电路的数据流描述侧重于逻辑表达式以及Verilog HDL中运算符的灵活运用。行为描述关注逻辑电路输入、输出的因果关系（行为特 性），即在何种输入条件下，产生何种输出（操作），并不 关心电路的内部结构。EDA的综合工具能自动将行为描述转 换成电路结构，形成网表文件。显然，当电路的规模较大或时序关系较复杂时，通常采 用行为描述方式进行设计.二.Verilog HD

12、L行为描述模块的设计模型Verilog 行为描述 模块基本 结构module模块名 （端口列表）；端口定义input 输入端口output输出端口数据类型说明regparameter逻辑功能定义always （敏感事件列表）begin阻塞、非阻塞、if-else. case、for等行为语句 endendmodule三.行为描述中的always进程应用模板|always （v敏感信号表达式）begin/过程赋值语句/if-else, case, casex, casez选择语句/for循环语句end一般情况下，always进程带有触发条件，这些触发条 件列在敏感信号表达式中，只有当触发条件满足

13、时， beginend块语句才被执行。在一个Verilog HDL模块中可以有多个always进程， 它们是并发执行的。敏感信号表达式又称敏感事件列表。当该表达式中任意一个信号（变量） 的值改变时，就会引发块内语句的执行。因此，应将所有影响 块内取值的信号（变量）列入.多个敏感信号用“or”连接。例如： （ a ） 当信号a的值发生改变时 （a or b） 当信号a或信号b的值发生改变时这里a和b称为电平敏感型信号，代表的触发事件是，信 号除了保持稳定状态以外的任意一种变化过程。这种电平敏感型信号列表常用在组合逻辑的描述中，以 体现输入随时影响输出的组合逻辑特性。再例如： ( posedge

14、clock )当clock的上升沿到来时 ( negedge clock )当clock的下降沿到来时 ( posedge clock or negedge reset)当clock的上升沿到来或当reset的下降沿到来时这里的clock和reset信号称为边沿敏感型信号，posedge 描述对信号的上升沿敏感；negedge描述对信号的下降沿敏感。 显然，这种边沿敏感型信号列表适合描述同步时序电路，以体 现同步时序电路的特点在统一时钟作用下改变电路的状态。posedge 代表的触发事件是，信号发生了正跳变。 0-x ,0-z , 0-*1 , X-1 , z-*1negedge一代表的触发事

15、件是，信号发生了负跳变。 1-x , 1-*z ,1-0, x-0 , z-0在每一个always过程语句中，最好只使用一种类型 的敏感信号列表，不要混合使用。以避免使用不同的综合 工具时发生错误。四.串行块由关键字beginend界定的一组语句。begin语句1语句2end串行块的特点： 一般情况下，块内语句顺序执行，前面一条语句执行毕 后，才开始执行下一条语句。模块运行时，遇到串行块，块内第一条语句即开始执行, 最后一条执行完毕，串行块结束。module ff 1(A,B,C,D,F); input A,B,C,D;output F;wire w1,w2;assign w1=A&B

16、;assign w2=(C&D);assign F=w1|w2;endmodule整个串行块执行时间等于块内各条语句执行时间的总和。module ff_1(A,B,C,D,F); input A,B,C,D;output F; reg F, w1,w2;, always (A or B or C or D) 串行块只应用在beain七器算机、，w1=A&B;顺序执行：w2=(C&D);一( /F=w1|w2;end endmodule五.过程赋值语句过程赋值语句必须放在always进程中，分为阻塞型 和非阻塞型，其基本格式为：（被赋值变量）（赋值操作符（赋值表达式过程赋

17、值语句的目标变量形式rega;reg 7:0 b;integer i;always （敏感事件列表）begina = 0;i =356;b2 = 1' bl ;h|3:0| = 4/ bllll ;a,b = 9' blOlllOHO;end在前面讨论中，用到的赋值语句都是阻塞型过程赋值语句串行块(begin.end )内各条阻塞型过程赋值语句按顺序 依次执行。下一条语句的执行被阻塞，等本条语句的赋值 操作完成后，才开始执行。阻塞型过程赋值语句的执行过程：先计算赋值表达式”的 值，然后立即赋值给”左边的“被赋值变量”。特点:在b4iii.eiig串行块语句中，各条非阻塞过程赋值

18、语句对应的 “赋值表达式”同时开始计算。在过程块结束时，才将结果赋值给各个“被赋值变量可理解为先同时采样，最后一起赋值。beginA<=B; /SI -B<= A; Z/S2 end这里，SI、S2语句均为非阻塞赋 值，立即开始计算B和A值（上 次的值）。在过程块结束时，进 行赋值操作，将计算得到的B,A 的值赋给变量A.B。（实现A,B交 换）如果不能很好地理解阻塞赋值与非阻塞赋值的区别， 往往给设计带来麻烦，特别是在可综合逻辑模块中，不易 把握reg型变量的赋值过程。建议同学在编写模块时，只 采用一种过程赋值方式，并且最好不要将输出再次作为输 入使用。观察下面的示例。例1：非阻

19、塞赋值module n_block(c,b,a,clk);output c, b ;input elk, a ;reg b, c;always (posedge elk)beginb<=a;c<=b;end endmodule例2：阻塞赋值module block(c,b,a,clk);output c, b ;input elk, a;reg b, c ;always (posedge elk)beginb=a;c=b;endendmodule结果：b更新为a的值，c 为上个时钟周期b的值。结果：b、c都更新为a的值。为了更好地理解阻塞赋值与非阻塞赋值的区别，我们这两个程序进行逻

20、辑综合后的结果如下:六.条件语句if-else条件分支语句高级程序语句|、case分支控制语句6.1 ifelse条件分支语句,两路分支格式1if （条件表达式,）语句或语句块；为型L格式2if （v条件表达式）语句或语句块1 ；.else语句或语句块2；|多路分支格式3 if（v条件表达式1 > ）语句或语句块1else if （v条件表达式2> ）语句或语句块2：else if （v条件表达式n> ）语句或语句块n；else语句或语句块n+1 ；三种格式中的条件表达式A，一般为逻辑表达式或关 系表达式，也可以是一位的变量。系统对V条件表达式的值进行判断，若为0、X、z,

21、按“假”处理；若为1 ,按“真”处理，执行指定语句。语句 可以是单句，也可以是多句，多句时用begin-end括起来。为了清晰表达if和else的匹配关系，建议最好用 begin-end将“指定语句”括起来。ifelse条件分支语句应用举例module sel-from-three (q,sela,selb,a,b,c);input sela,selb,a,b,c ;output q ;regq ;语句q=cq=bq=aq=aalways (sela or selb or a or b or c) beginsela selb000110if (sela) q=a ;else if (selb

22、) q=b ;else q=c;endendmodule注意隐含的优先级关系。排在前面的 分支项指定的操作具有较高优先级。 例：11时，执行q=a,不是q=b.6.2 case分支控制语句相对ifelse语句只有两个分支而言，case语句是一 种多分支语句。所以，常用来描述译码器、多路数据选 择器、微处理器的指令译码和有限状态机。全等比较分支控制case分支控制语句有三种形式: case casex casez局部比较 分支控制按位全等比较case语句示例case (op_code)v_2' b00 : out = a | b X 2f b01 : out = a & b ;

23、2f b10 : out = (a & b);2' b11 : out = a A b ; default: out = 0 ;endcasecase语句在执行时，控制表 达式和分支项表达式之间进 行的是按位全等比较，只有 对应每一位都相等，才认为 控制表达式和分支项表达式 是相等的。显然，这种比较 包含了信号的0、1、x、 z四种状态。根据按位全等比较的特点，要求case语句中的控制 表达式和分支项表达式必须具有相同的位宽。当各个分 支项表达式以常数形式给出时，必须明确标明位宽，否 则编译器默认为与机器字长相同的位宽（例如32位）。能不能忽略信号的X和Z逻辑状态的比较?这就引出了 “局部比较”分支控制的casex和casez语句。利用控制表达式和分支项 表达式中某些位的比较结 果控制程序流向。