verilogHDL课设数字钟

1、（理工科类）I、课程设计（报 题目告）实时时钟电路的设计II、课程设计（论 工作内容文）、课程设计目标硬件描述语言是 门技术性、应用性很强的学科，实验课教学是它的一个极为重要的环节。不论理论学习还是实际应用，都离不开实验课教学。如果不在切实认真地抓好学生 的实践技能 的锻炼上下功夫，单凭课堂理论课学习，势必出现理论与实践脱节、学习与应用 脱节的局面。HDL项 目设计的目的就是让同学们在理论学习的基础上，通过完成一个涉 及时序逻辑、组合逻辑、声光输出 的，具有实用性、趣味性的小系统设计，使学生不但能够将课堂上学到的理论知识与实际应用结合起 来，而且能够对分析、解决实际的数字电路问题 进一步加深认

2、识，为今后能够独立进行某些数字应用系 统的开发设计工作打下一定的基础。、课程设计任务与要求（1）设计一个数码管实时显示时、分、秒的数字时钟（24小时显示模式）； 为了演示方便，应具有分钟、小时快进功能；（3）时，分、秒设置功能（选作）。三、课程设计考核平时20%验收40%报告40%摘要数字钟是人们日常生活中经常使用的计时工具，本次的课程设计是基于Verilog HDL的多功能数字钟，完成时、分、秒的显示功能。设计利用Verilog HDL语言自顶向下的设计理念，突出其作为硬件描述语言的良好的可读性、可移植性以及易于理解等优点。通过Quartus II和ModelSim SE软件完成仿真、综合。

3、程序下载到FPGA芯片后，可用于实际的数字钟显示中。此次设计的逻辑结构主要由分频器、计数器和译码显示器三个模块构成。分频模块将50Mhz系统基准时钟分频产生两路时钟信号，一路是 1HZ的数字钟计时工作频率，一路是数码管动态显示的扫描频率；计时模块对1HZ的时钟信号进行计时，分为时、分、秒三个 部分；译码显示模块采用动态扫描的方式完成数码管的显示。最后通过主模块调用三个子 模块函数完成整个设计。【关键词】硬件描述语言FPGA数字钟动态显示ABSTRACTThe digital clock is often used in People's Daily life of the course

4、, the timing tool desig n is based on the multi-f unction digital clock Verilog HDL, compi ete, minu tes and sec onds dis play function.Desig n Verilog HDLla nguage using the top-dow n desig nconcept, the hardware descri pti on Ian guage as the good readability and p ortability and easy to un dersta

5、 nd, etc. Through the Quartus II and ModelSim SE f software simulati on, and comp rehe nsive. Downl oad to FPGA chips can be used after the actual, digital clock shows.The desig n of the logic structure con sists mainly of p rescaler, coun ter and decod ing dis play three modules. 50Mhzsystem freque

6、 ncy module will p roduce ben chmark clock clock sig nal, two 1HZ way is the digital clock freque ncy, dyn amic dis play of digital tube is scanning. Timer modules for IHZclock signal timing, when into three p arts, minu tes and sec on ds, Decode dis play module USES dyn amic sea nning of the digita

7、l dis play. Through the mai n module calli ng three modules fun ctio n compi ete the whole desig n.【Key words Hardware description language FPGA A digital clock Dynamic display目录第一章系统设计错误!未定义书签。第一节课题目标及总体方案第二节系统模块实现方案对比及实现一、分频模块实现方案二、计时模块实现方案三、译码显示模块的实现第三节 系统及各模块方框图说明第二章结果与讨论第一节调试现象及解决分析，、编写程序过程中出现的

8、语法问题、 方案实现过程中出现的问题 第二节相关数据分析第三节系统整体实现心得体会参考文献附录第一章系统设计第一节 课题目标及总体方案目前，电子系统向集成化、大规模和高速度等方向发展，以硬件描述语言和逻辑综合为基础的自顶向下的电路设计方法得到迅猛发展。本次设计课题目标完成是基于Verilog HDL语言的多功能数字钟的设计，通过数码管实时显示时、分、秒，具有小时和分钟快进功能。设计遵循 Verilog HDL语言的设计理念，代码具有良好的可读性和易理解性。系统主要分三个模块实现，分别是分频模块、计数模块、译码显示模块。分频模块用来提供计时电路工作时钟（1HZ和数码管动态显示的扫描频率（200H

9、Z-500Hz，计数模块是对1s信号源进行 秒、分、时的计时，译码显示模块是通过控制信号控制八个数码管的位选、段选来实现对译码后的计时 信号进行动态显示。主函数通过调用三个子模块来实现整体的系统功能。第二节系统模块实现方案对比及实现、分频模块实现方案分频模块用于为系统的实现提供稳定的工作频率和计时信号源,要求产生两路不同频率的信号，分频为1HZ频率的信号作为计时模块的信号源，200Hz的信号用于数码管动态显示的扫描频率。方案一：定义变量并根据需要得到的分频信号设定计数值，对该变量进行加或减计数，每到达一次计数值 点，将该变量清零或重置，并且对输出信号取一次反，即可以得到所需的分频信号。1 Parameter C_C0UNT=25, d500_00_000;Verilog 数字系统设计教程第二版.北京航空航天大学出版社，2008.2康华光等.电子技术基础（数字部分）第五版高等教育出版社，2005.3罗朝霞等.CPLD/FPGA设计及应用.北京人民邮电出版社，2007.、亿特科技编着.CPLD/FPGA应用系统设计与产品开发.北京人民邮电出版社, 2005.EDA实验箱引脚说明1、时钟引脚分配:Pin 282、系统频率：50 MHz ;3、拨码开关：上拨为0,下拨 为1 ；开关开关1开关2开关3开关4开关5开关6开关7开关8引脚Pin 64Pin 65P