VLSI硕士研究生复习题库

1、一. 填空集成电路中的电阻分为金属层电阻，多晶硅电阻和扩散电阻等.金属层电阻的阻值只与该电阻的设计 有关；多晶硅电阻和扩散电阻的阻值除与该电阻的设计 有 关外还与导电区的 有关.MOS集成电路中的寄生电容大致可分为 , 和 三 大部分.在MOS传输门中，NMOS管对 电平传输有损耗，PMOS管对 电平传输有损 耗.高电平噪声容限 MNH表达为,低电平噪声容限 MNL表达为 , 噪声容限MN表达为 。存储器可以实现组合电路。若使用128 X 8bits 的存储体可实现 个输入的逻辑函数。CMOS与非门电路直流特性设计中，假设各管几何尺寸相同和工艺参数不变，最恶劣情况将发生在 NMOST 的状态下

2、,这时输出 电平最差.CMOS或非门电路直流特性设计中，假设各管几何尺寸相同和工艺参数不变，最恶劣情况将发生在 NMOST 的状态下，这时输出 电平最差.在MOS集成电路的制造实现中，NMOS晶体管是在 型的衬底材料上制成的；PMOS晶体管是在 型的衬底材料上制成的。三态逻辑门电路的三种输出状态分别为高电平、 和。当NMOS晶体管的栅源电压 VGSn、漏源电压VDSn满足关系VDSn =VGSn时，该NMOS晶体 管处于 工作状态。CMOS或非门电路时间特性设计中，假设各管几何尺寸相同和工艺参数不变，将使脉冲波形的 沿变差。CMOS与非门电路时间特性设计中，假设各管几何尺寸相同和工艺参数不变，

3、将使脉冲波形的 沿变差。集成电路中的电阻分为金属层电阻，多晶硅电阻和扩散电阻等.金属层电阻的阻值只与该电阻的设计 有关；多晶硅电阻和扩散电阻的阻值除与该电阻的设计几何尺寸有关 外还与导电区的 有关.在CMOS专输门中，NMOS管对 电平传输有损耗，PMOS管对 电平传输有 损耗.CMOS与非门电路直流特性设计中，假设各管几何尺寸相同和工艺参数不变，最恶劣情况将发生在NMOST 的状态下，这时输出低电平最差 .存储器可以实现组合电路。若使用128 X 8bits的存储体可实现 8个 输入的逻辑函数。在MOS集成电路的制造实现中，NMOS晶体管是在 型的衬底材料上制成的； PMOS晶体管是在 型的

4、衬底材料上制成的。三态逻辑门电路的三种输出状态分别为高电平、 和 。二、简答题：1、什么是数字集成电路设计的全定制方式、半定制方式和用户自编程方式？他们各自有什么特点,适用范围怎样？2、什么是数字系统设计过程中逻辑功能仿真，它的意义是什么？3、什么是数字系统设计过程中的后仿真，它的意义是什么？ （3分）4、什么是单位晶体管。单位晶体管在版图及参比分析中的作用是什么？（5分）5、单位负载与单位驱动能力是怎样表述的？ （3分）6、单位负载与单位驱动能力在数字集成电路设计中有什么意义？ （3分）7、数字集成电路的时延模型是怎样表达的？各部份分别代表什么含义 ？8、从测试的角度考虑问题，在电路设计中应

5、采用什么样的电路元件和电路结构能有效地保证仿真和 制成电路的有效测试。9、数字集成电路中，什么是信号边沿歪斜？产生的原因是什么 ？10、数字集成电路中信号边沿歪斜会产生什么不利影响，产生的原因是什么？ （6分）11、信号边沿歪斜会对数字集成电路产生什么不利影响，产生的原因是什么？12、改善信号边沿歪斜的措施有哪些方法？这些方法的主要着眼点在哪里？13、关键时延路径的基本概念是什么？对系统有哪些影响？14、噪声容限的基本意义？表达形式？当某逻辑器件的输入输出电平为：Vol = 0.5 V, Voh= 2.7 V, Vil=0.8 V, Vih = 2.0 V,则噪声容限值是多少。 15、静态同步

6、系统的基本定义是什么？16、系统总线设计中对总线上的信号传递有什么规定？17、请画出数字倒相器直流转移特性曲线，并说明曲线中各参数的含义是什么？18、请画出数字倒相器时间波形曲线，并说明曲线中各参数的含义及定义是什么？1、数字系统设计过程中逻辑功能仿真的意义是什么？2、什么是关键时延路径？它对系统有哪些影响？ 3、静态同步系统的基本定义是什么？4、噪声容限的基本意义？当某逻辑器件的输入输出电平为：Vol = 0.5 V, Voh= 2.7 V,Vil = 0.8 V, Vih = 2.0 V,则噪声容限值是多少。 5、系统总线设计中对总线上的信号传递有什么规定？三、选择题数字倒相器输入输出直流

7、电压特性曲线如图所示，曲线中有参数Voh、Vol、Vth、Vih、Vil。其中Voh是指、 Vih是指 、 Vth 是指、Vol是指、 V il是指。 （A）最小输出高电平（B）最大输出低电平（C） 最小输入高电平（D）逻辑门阈值电压（E）最大输 入低电平 （A）最小输出高电平（B）最大输出低电平（C）最小输入高电平（D）逻辑门阈值电压（E） 最大输入低电平 （A）最小输出高电平（B）最大输出低电平（C）最小输入高电平（D）逻辑门阈值电压（E）最大输入低电平C）最小输入高电平（D）逻辑门阈值电压C）最小输入高电平（D）逻辑门阈值电压 （A）最小输出高电平（B）最大输出低电平（E）最大输入低电平

8、 （A）最小输出高电平（B）最大输出低电平（E）最大输入低电平当NMOS晶体管的栅源电压 VGSn、漏源电压VDSn满足关系0 < VDSn < VGSn-VTn时，该晶体管处 于工作状态；这时该晶体管的漏极电流表达为lDn=。 （A）截止区 （B）线性导通区（C）有源导通区 （A） 0（B） 3 n（VGSn-VTn） V DSn - 0.5VDSn2 （C）0.5 3 n（VGSn-VTn） 2当NMOS晶体管的栅源电压 VGSn、漏源电压VDSn满足关系0 < VGSn-VTn < VDSn时，该NMOS 晶体管处于工作状态；这时该NMOS晶体管的漏极电流表达为l

9、Dn=。 (A) 截止区 (B) 线性导通区(C)有源导通区(D)线性电阻区 (A)0(B) 3 n(VGSn-VTn) VDSn - 0.5V DSn2( C) 0.5 3 n(VGSn-V Tn) 2NMOS晶体管的衬底应连接在 ; NMOS晶体管的源极应连接在。(A)电源正极(B)电源负极(C)漏极(D)无连接(A)电路高电位点(B)电路低电位点(C)漏极(D)无连接PMOS晶体管的源极应连接在 或 。(A)电路高电位(B)电源负极(C)漏极(D)无连接(A)电源正极(B)电源负极(C)漏极(D)无连接在静态CMOS数字逻辑电路中，基本逻辑门都具有倒相 (非)输出的特点，该特点是因 产生

10、的。(A)有专门设计的倒相器 (B)电路结构(C) NMOS连接 (D) PMOS连接在CMOS集成电路的设计中，单位负载是指 。(A) 1 电阻 (B) 1F电容 (C)最小尺寸 MOS!体管的栅极表现出的阻抗(D)最小尺寸CMO投辑门输入端表现出的阻抗在CMOS集成电路的制造工艺中有一种称为P阱工艺的制造过程，该工艺是在N型衬底材料上制出P型扩散区(P阱)，然后在N型衬底和P型扩散区(P阱)上制成不同的晶体管。问在 N型衬 底上制成的是 ；PMOS晶体管是在P型扩散区(P阱)上制成的是 ；N型衬底应连接到_而P型扩散区(P阱)应连接到 _。(A) NMOS晶体管(B)PMOS晶体管(C)双

11、极性晶体管BJT(D)结型场效应管JFET(E) NMOS晶体管(F)PMOS晶体管(G)双极性晶体管BJT(H)结型场效应管JFET(I)源极(J)漏极(K)电源正极(L)电源负极(M)源极(N)漏极(O)电源正极(P)电源负极我们知道电子的表面迁移率pn与空穴的表面迁移率 pp是不同的，从估算的角度看，比值N n/ 仙 p=o(A) 1.5(B) 2(C)2.5(D)3在开关逻辑电路中，串联的多只 NMOS晶体管代表了 逻辑关系，并联的多只 NMOS 晶体管代表了 逻辑关系；在静态CMOS数字逻辑电路中与串联的NMOS晶体管相对应的PMOS晶体管应是_连接关系,与并联供J NMOS晶体管相

12、对应的 PMOS晶体管应是连接关系，(A)与(B)或(C)与非(D)或非(E)与(F)或(G)与非(H)或非(I )串联(J)并联(K)无连接(L)任意连接(M) 串联(N)并联(O)无连接(P)任意连接1.数字倒相器输入输出直流电压特性曲线如图所示，曲线中有参数VOH、VOL、VTH、Vih、Vil o其中Voh是指、 Vih是指、 Vth是指、Vol是指、Vil是指。 （A）最小输出高电平（B）最大输出低电平（C）最小输入高电平（D）逻辑门阈值 电压（E）最大输入低电平 （A）最小输出高电平（B）最大输出低 电平（C）最小输入高电平（D）逻辑门阈值 电压（E）最大输入低电平输入输出直流电压

13、特性曲线 （A）最小输出高电平（B）最大输出低电平（C）最小输入高电平（D）逻辑门阈值电压（E）最大输入低电平（A）最小输出高电平（B）最大输出低电平（C）最小输入高电平（D）逻辑门阈值电压（E）最大输入低电平（A）最小输出高电平（B）最大输出低电平（C）最小输入高电平（D）逻辑门阈值电压（E）最大输入低电平2 .当NMOS晶体管的栅源电压 VGSn、漏源电压VDSn满足关系 0 <VDSn < VGSn-VTn时，该晶体管处于工作状态；这时该晶体管的漏极电流表达为lDn=。 （A）截止区（B）线性导通区（C）有源导通区 （A） 0（B） B n（VGSn-VTn） VDSn- 0

14、.5VDSn2 （C）0.5 0 n（VGSn-VTn） 23 . NMOS晶体管的衬底应连接在 ; NMOS晶体管的源极应连接在 。（A）电源正极（B）电源负极（C）漏极（D）无连接（A） 电路高电位点（B）电路低电位点 （C）漏极（D）无连接4 .在静态CMOS数字逻辑电路中，基本逻辑门都具有倒相（非）输出的特点，该特点是因 产生的。（A）有专门设计的倒相器（B）电路结构（C）NMOS连接 （D） PMOS连接四、电路分析与设计1 .耗尽型负载 NMOS倒相器电路如图示 ,要求a. 确定输入Vi从低电平变化到高电平时，各管直流工作状 态变化的边界条件，并列出相应的电路方程式.b. 确定该倒

15、相器输出时间波形的上升时间特性 .（只考虑负 载电容CL的影响）2 .增强型负载 NMOS倒相器电路如图示 ，N1、N2都是增强型 NMOS 管。要求：a. 确定输入Vin 从低电平变化到高电平时,各管直流工作状态变化的边界条件，并列出相应的电路方程式。确定输出Vout的高电平电压和低电平电压b. 确定该倒相器输出时间波形的上升时间特性.（假设：IDni>>IDn2,同时只考虑负载电容CL的影响）3 .已知下图中的（a）图是一个未完成的CMOS二输入与非门的局部电路；（b）图是一个未完成的 CMOS=输入或非门的局部电路。虚线框内表示的是未完成的电路部分。请在各自的图中完成尚未完成

16、的电路部分。4 .画出CMO纲相器电路。确定输入Vin 从低电平变化到高电平时，各管直流工作状态变化的边界条件，并列出相应的电路方程式。5 . CMOS传输门电路如图所示.试确定该电路完成的功能；为信号端A、B、C赋以特定的信号要求，使得在输出端 分别获得二输入与功能以及二输入或功能； 对求得的二输入与功能以及二输入或电路画出最简晶 体管级电路图。6 . CMOS传输门组成的电路如图示，假设Vcl(0)=0v,现在输入端A加一理想的脉冲源，CTL,CTL'施加互补的控制信号使 NMOSf MN和PMOSf MP导通工作。试分析电路的工作过程， MN,MPf的状态转换情况，建立输出波形的

17、上升时间关系。7 .已知异或门的逻辑表达式为：F A B A B ,请将该表达式以、AOI结构画出该异或门的晶体管级静态CMOS电路；、再画出该异或门的 CMOS传输门的实现电路。8 .已知异或非门的逻辑表达式为：F A B A B ,请将该逻辑表达式以、AOI结构画出该异或非门的晶体管级静态CMOS电路;、再画出该异或非门的 CMOS传输门的实现电路。TETIENDQ*0X0XQ10XX011XX10X1000X1119 .试设计满足如下要求的 SCAN D触发器。简要说明该器件的 使用方法。10 .已知一个8-bit环形移位（左移）电路，其功能表如下。现要求以该电路为核心扩展为能实 现左移/右移功能的环形移位电路。请完成