74LS153实现全加器

1、数字电子技术基础实验多媒体讲义实验安排实验一实验一 组合逻辑电路设计组合逻辑电路设计(1) (1) 第第6周周实验二实验二 组合逻辑电路设计组合逻辑电路设计(2) (2) 第第6 6周周实验七实验七 用用vhdlvhdl语言设计编码器和译码器语言设计编码器和译码器 第第8周周实验四实验四 计数器及其应用计数器及其应用 第第10周周实验三实验三 时序逻辑电路设计时序逻辑电路设计 第第12周周实验五实验五 555555集成定时器及其应用集成定时器及其应用 第第1414周周实验六实验六 数字电路综合设计数字电路综合设计 第第1414周周实验九实验九 用用vhdlvhdl语言设计计数器语言设计计数器

2、第第1616周周 实验考试实验考试 第第1818周周 1、进入实验室必须穿鞋套或专用工作鞋；2、学生进入实验室后按学号次序对号入座，一人一组；3、学生入座后应首先按照指导教师提示检查本次实验所需的仪器、元件是否完整，如发现缺失或损坏立即报告指导教师处理；4、爱护公物设施，严格按照实验要求和操作规程进行实验，因违章操作造成设备损坏需按学校规定进行赔偿，并视情节给予处分；实验室管理规定5、实验完成后应关掉仪器及电路电源，将实验台整理干 净，仪器、元件摆放整齐， 导线扎成一捆，凳子归位，经指导教师检查同意后方可离开；6、自觉保持环境卫生，不得在实验室内吃零食，乱扔纸 屑，不要将水杯带入实验室，不得用

3、计算机上网或玩游戏。7、如发现不遵守规定或其它影响实验室正常工作的行为指导教师可进行批评教育直至取消其实验资格。8、实验报告应于实验完成后2天内由课代表负责收齐交到办公室（503房间），并在下次实验前2天取回。9、不预习者，不得进行实验。不预习者，不得进行实验。关于实验考试关于实验考试一、考试形式一、考试形式 以实验操作为主，并有少量提问。以实验操作为主，并有少量提问。二、考试内容二、考试内容 从做过的所有实验，包括思考题中随机抽取。从做过的所有实验，包括思考题中随机抽取。三、实验成绩三、实验成绩 最终成绩包括：实验考试成绩最终成绩包括：实验考试成绩30%，实验报告成绩，实验报告成绩35%，

4、平日出勤、抽测平日出勤、抽测35%。四、免试条件四、免试条件 实验报告成绩优秀，全勤，平时抽测成绩良好。实验报告成绩优秀，全勤，平时抽测成绩良好。 不能参加实验必须提前请假，并补做实验。 缺勤2次以上，不得参加考试，实验成绩记零分。关于实验报告书写法 本实验报告书分预习报告与实验报告两部分。本实验报告书分预习报告与实验报告两部分。 一、预习报告的内容主要包括：一、预习报告的内容主要包括： 1实验目的、实验仪器及器件实验目的、实验仪器及器件 2. 实验内容：题目、实验内容：题目、所需的电路图所需的电路图，预期结果。，预期结果。 3实验指导书上的思考题实验指导书上的思考题 预习报告应在实验进行前完

5、成，在到达实验室预习报告应在实验进行前完成，在到达实验室时交实验教师检查。时交实验教师检查。二、实验报告的内容包括：二、实验报告的内容包括：1 1 仪器与材料（实际用到的）。仪器与材料（实际用到的）。2 2实验题目、真值表、表达式、电路图及测试实验题目、真值表、表达式、电路图及测试数据。数据。3 3 分析、讨论和结论分析、讨论和结论( (即实验结果、误差原因的即实验结果、误差原因的分析，故障分析，实验的收获心得体会、对实分析，故障分析，实验的收获心得体会、对实验的建议等验的建议等) )。4 4 思考题。思考题。1 2 3 4 5 6 714 13 12 11 10 9 81a 1b 1y 2a

6、 2b 2y gndvcc 4b 4a 4y 3b 3a 3y7400 74ls00 （2输入端四与非门）数字电子技术实验的一般过程数字电子技术实验的一般过程1 1、预习（主要完成理论准备和实验设计）；、预习（主要完成理论准备和实验设计）；2 2、仿真（初步验证实验方法设计的正确性，并、仿真（初步验证实验方法设计的正确性，并进行必要的修改）；进行必要的修改）；3 3、实物连接并进行实测（进一步检验实验设计、实物连接并进行实测（进一步检验实验设计的正确性并获得实验数据）；的正确性并获得实验数据）；4 4、完成实验报告；、完成实验报告；5 5、总结实验经验。、总结实验经验。一、数字万用表简介一、数

7、字万用表简介测电压测电压测电阻测电阻交、直交、直流转换流转换实验前实验前-用万用表用万用表“欧姆挡欧姆挡”检测导线，检测导线，每次使用完，应将万用表置于测电压档每次使用完，应将万用表置于测电压档位。位。 注意事项二、数字实验箱简介二、数字实验箱简介总电源开关总电源开关直流电源输出端直流电源输出端公共接地端公共接地端各种信号输出区各种信号输出区指示灯指示灯数码管数码管集成块插座集成块插座扩展区扩展区集成电路有缺集成电路有缺口一侧向左口一侧向左1 2 3 4 5 6 714 13 12 11 10 9 81a 1b 1y 2a 2b 2y g n dvcc 4b 4a 4y 3b 3a 3y740

8、0 74ls00 （ 2输 入 端 四 与 非 门 ）ac=ab= abbf1 2 3 4 5 6 714 13 12 11 10 9 81a 1b 1y 2a 2b 2y gndvcc 4b 4a 4y 3b 3a 3y7400 74ls00 （2输入端四与非门）1 2 3 4 5 6 714 13 12 11 10 9 8a1 b1 nc c1 d1 y1 gndvcc d2 c2 nc b2 a2 y27420 74ls20 （4输入端双与非门）集成电路块使用时的注意事项 必须接5v直流电源，且电源极性不能接反。 多输入端门电路中不使用的输入管脚或控制管脚应按照实际有效状态可靠接地或接高

9、电平。 门电路的输出管脚不可直接接电源端（包括电源正极或接地端）或信号源端。 对于门电路，可通过检查其基本逻辑状态来检验其好坏。1 1熟悉集成门电路的使用方法。熟悉集成门电路的使用方法。2 2掌握用中、小规模集成电路设计组合逻辑电路掌握用中、小规模集成电路设计组合逻辑电路 的方法。的方法。3 3了解排除组合逻辑电路故障的一般方法。了解排除组合逻辑电路故障的一般方法。一、实验目的一、实验目的实验一实验一 组合逻辑电路的设计组合逻辑电路的设计二、实验设备和二、实验设备和器材器材 数字实验箱 万用表 计算机 74ls138 1片 74ls20 1片 74ls00 2片 74ls283 1片 74ls

10、153 1片 导线：若干三、实验内容三、实验内容一、基本内容一、基本内容1、检查与非门。2、半加器。二、设计内容二、设计内容1.用74ls138和74ls20设计全减器，完成测试状态表（四组） 。2.用74ls138和74ls00设计比较器，完成测试状态表（四组） 。3.用双4选1数据选择器74ls153和门电路74ls00实现全加器,完成测试状态 表（四组） 。4.公共场所电灯控制逻辑电路设计,完成测试状态表（四组） 。5.用一片四位并行全加器74283设计一个余3码转换成8421代码的转换电路, 完成测试状态表（四组）。6.用二片四位并行全加器74283和必要的门电路设计个8421bcd码

11、的加法器 电路,完成测试状态表（四组） 。其中其中1 15 5必做，必做，6 6选做。选做。四、实验步骤四、实验步骤1、检查与非门、检查与非门2、半加器、半加器3、3-8译码器实现全减器和比较器设计译码器实现全减器和比较器设计4、余余3 3码转换成码转换成84218421代码代码5、数据选择器实现全加器、数据选择器实现全加器6、公共场所电灯控制、公共场所电灯控制7、其它可选电路设计、其它可选电路设计设计性题目实验报告写法设计性题目实验报告写法例：用例：用74ls138和和74ls20设计一位全加器设计一位全加器（1）根据题目要求写出（全加器的）真值表为：）根据题目要求写出（全加器的）真值表为：

12、输入输出abcisco0000000110010100110110010101011100111111（2）再写出）再写出74ls138的功能表：的功能表：输入输出g1g2a+g2ba2a1a0y0y1y2y3y4y5y6y70xxxx11111111x1xxx11111111100000111111110001101111111001011011111100111110111110100111101111010111111011101101111110110111111111101 2 3 4 5 6 7 81 6 1 5 1 4 1 3 1 2 1 1 1 0 9y 0 y 1 y 2 y

13、 3 y 4 y 5 y 6vc cy 0 y 1 y 2 y 3 y 4 y 5b c g 2 a g 2 b g 1 y 7y 6aa b c g 2 a g 2 b g 1 y 7 g n ds e l e c ti n p u t so u tp u t74ls138 （3线-8线译码器）d a t a o u t p u t s根据功能表写出逻辑函数式：根据功能表写出逻辑函数式： s=abci+abci +abci +abci =a2a1a0+ a2a1a0 + a2a1a0 + a2a1a0 =y =y1 1+y+y2 2+y+y4 4+y+y7 7=y=y1 1y y2 2y y

14、4 4y y7 7co=abci+abci +abci +abci =a2a1a0+ a2a1a0 + a2a1a0 +a2a1a0 = y = y3 3+y+y5 5+y+y6 6+y+y7 7= y= y3 3y y5 5y y6 6y y7 7根据逻辑函数式画出电路图：根据逻辑函数式画出电路图：s cociba输入输出abcisco00110011011001011111按电路图接线并测试四组数据：按电路图接线并测试四组数据：一位全加器功能测试表（任选四组数据）一位全加器功能测试表（任选四组数据）经接线测试，能够满足设计要求，设计完成。经接线测试，能够满足设计要求，设计完成。用一片四位并

15、行全加器用一片四位并行全加器74ls283接成一个余接成一个余3码转换码转换成成8421代码的转换电路代码的转换电路 十进制数十进制数8421码码余余3码码00000001110001010020010010130011011040100011150101100060110100170111101081000101191001110074ls283输入常数输入常数的方法（的方法（1101）用二片四位并行全加器用二片四位并行全加器74ls283和必要的门电路设和必要的门电路设计一个计一个8421bcd码的加法器（设：加数与被加数都码的加法器（设：加数与被加数都是是 8421bcd码）码）1 2

16、3 4 5 6 7 816 15 14 13 12 11 10 9vccc4gnd74283 74ls283(四 位 二 进 制 全 加 器 ）m 2m 1m2b2 a2m 1a1 b1c0b3 a3m3m4a4 b4m 3m4b1 a1a4 b4b3 a3b2 a2cicoa1 ibiaibisi判别判别逻辑逻辑(9时时) +6(=9时时) +0cocico判别判别逻辑逻辑cosico1s41s31s21s11cos4s3s2s1100101010000110101110001120110010010130110110011140111010100150111110

17、101161000010110171000110111181001011000191001111001是否+6是否修正控制: f=co1+ s41. s31 + s41. s21进位输出修正: co=co1+co2fa2 a1 a0 s q 1 0 0 0 0 d0 0 0 1 0 d1 0 1 0 0 d2 0 1 1 0 d3 1 0 0 0 d4 1 0 1 0 d5 1 1 0 0 d6 1 1 1 0 d7八选一数据选择八选一数据选择(74ls151)outputs1 2 3 4 5 6 7 816 15 14 13 12 11 10 9 4 5 6 7 a0 a1 a2vccd2

18、d1 dd y w sd4 d5 d6 d7 a bd3c 3 2 1 0 y w sgnddata inputsdatainputs74151 74ls151(八选1数据选择器）strobedata select双四选一数据选择双四选一数据选择(74ls153)a1 a0 1y 2y 0 0 1d0 2d0 0 1 1d1 2d1 1 0 1d2 2d2 1 1 1d3 2d3y= (a1a0)d0 + (a1a0) d1+ (a1a0) d2+(a1a0) d31 2 3 4 5 6 7 81 6 1 5 1 4 1 3 1 2 1 1 1 0 92 s a0 2 d3 2 d2 2 d1

19、 2 d0 2 yvc cg n dd a t a in p u t sd a t a in p u t s74153 74ls153 (双4选1数据选择器）2 c 3 2 c 2 2 c 1 2 c 0 2 y2 g b b a a1 g b b a a1 c 3 1 c 2 1 c 1 1 c 0 1 yo u t p u ts t r o b es e l e c t1 s a1 1 d3 1 d2 1 d1 1 d0 1 ys t r o b es e l e c to u t p u t ai bi ci-1 si ci 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0

20、 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 1 a b si 1q ci 2q 0 0 ci-1 1d0 0 2d0 0 1 1ic 1d1 ci-1 2d1 1 0 1ic 1d2 ci-1 2d2 1 1 ci-1 1d3 1 2d3 一位全加器真值表一位全加器真值表转换真值表转换真值表 利用双利用双41数据选择器构成一位全加器。数据选择器构成一位全加器。 ai bi ci-1 si ci 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 1 a b si 1q ci 2q 0 0 ci-1 1d0 0 2d0 0 1 1ic 1d1 ci-1 2d1 1 0 1ic 1d2 ci-1 2d2 1 1 ci-1 1d3 1 2d3 一位全加器真值表一位全加器真值表转换真值表转换真值表si=abci-1+ abci-1+ abci-1+ abci-1 = (ab)1d0 + (ab) 1d1+ (ab) 1d2+( ab) 1d31d0= 1d