基于FPGA的频率测量计的设计_第1页
基于FPGA的频率测量计的设计_第2页
基于FPGA的频率测量计的设计_第3页
基于FPGA的频率测量计的设计_第4页
基于FPGA的频率测量计的设计_第5页
已阅读5页，还剩13页未读， 继续免费阅读

下载本文档

版权说明：本文档由用户提供并上传，收益归属内容提供方，若内容存在侵权，请进行举报或认领

文档简介

1、logo 毕设题目：基于fpga的频率测量计的设计 n班班级级： n学学生：生：n学号学号：logo背景介绍 1. fpga 设计 用软件 根据功能要求直接定义硬件 克服了单片机程序周期耗时的硬件限制，有更加快速的信号跟随处理速度 2.同时由于fpga 模块化设计，设计灵活，便于大规模集成。 设计目标设计目标u1.用fpga为设计平台，设计一款频率计 0100mhz，标准频率为50mhz u2.采用硬件vhdl描述语言编写，quartus ii 软件编译下载u3.杭州康芯公司fpga芯片（型号为cycloneep3c40q240）基本原理基本原理u频率：周期性信号在单位时间(1秒)内变化的次数

2、。u 采用直接测频法：闸门时间为1秒，信号跳变的次数进行计数f=n/t整体结构设计整体结构设计底层模块化设计底层模块化设计 u分频模块分频模块 1 to25000000计数翻转计数翻转当当vhdl文本编译成功后，文本编译成功后， files create symbol files for current file 生成对应的实体生成对应的实体模块图，用于顶层设计模块图，用于顶层设计调用，混合输入调用，混合输入替代例化步骤替代例化步骤 u闸门控制器闸门控制器 是计数器是计数器 时间闸门打开、计时间闸门打开、计数清零，锁存器数清零，锁存器 数据锁存数据锁存 时序协调分配中枢时序协调分配中枢 u计数

3、器计数器 100mhz的测量范的测量范围围 十进制计数需要十进制计数需要8位位 先设计单个先设计单个10进进制数实体制数实体 再八个进行级联再八个进行级联clkclrenacq3.0cocnt10instclkclrenacq3.0cocnt10inst2clkclrenacq3.0cocnt10inst3clkclrenacq3.0cocnt10inst4clkclrenacq3.0cocnt10inst5clkclrenacq3.0cocnt10inst6clkclrenacq3.0cocnt10inst7clkclrenacq3.0cocnt10inst8u锁存器锁存器 使数据显示更加平

4、稳减使数据显示更加平稳减少因计数或清零造成的数据抖动少因计数或清零造成的数据抖动 数据的传送覆盖数据的传送覆盖 4位级联位级联clkdin3.0qou3.0latch4inst17clkdin3.0qou3.0latch4inst18clkdin3.0qou3.0latch4inst19clkdin3.0qou3.0latch4inst20clkdin3.0qou3.0latch4inst21clkdin3.0qou3.0latch4inst22clkdin3.0qou3.0latch4inst23clkdin3.0qou3.0latch4inst24顶层设计顶层设计建立顶层工程建立顶层工程将底层模块及将底层模块及vhdl文件加入文件加入由于底层模块的功能的独立性由于底层模块的功能的独立性可

人人文库> 全部分类> 应用文书 > 年终总结

温馨提示

  • 1. 本站所有资源如无特殊说明，都需要本地电脑安装OFFICE2007和PDF阅读器。图纸软件为CAD,CAXA,PROE,UG,SolidWorks等.压缩文件请下载最新的WinRAR软件解压。
  • 2. 本站的文档不包含任何第三方提供的附件图纸等，如果需要附件，请联系上传者。文件的所有权益归上传用户所有。
  • 3. 本站RAR压缩包中若带图纸，网页内容里面会有图纸预览，若没有图纸预览就没有图纸。
  • 4. 未经权益所有人同意不得将文件中的内容挪作商业或盈利用途。
  • 5. 人人文库网仅提供信息存储空间，仅对用户上传内容的表现方式做保护处理，对用户上传分享的文档内容本身不做任何修改或编辑，并不能对任何下载内容负责。
  • 6. 下载文件中如有侵权或不适当内容，请与我们联系，我们立即纠正。
  • 7. 本站不保证下载资源的准确性、安全性和完整性, 同时也不承担用户因使用这些下载资源对自己和他人造成任何形式的伤害或损失。

最新文档

评论

0/150

提交评论