高等电子技术(VHDL)

1、1第五章第五章 VHDLVHDL语言语言 VHDL的的 基本概念基本概念 VHDL的基本结构的基本结构 VHDL的数据类型与常用语句的数据类型与常用语句 常用电路的常用电路的VHDL描述描述 VHDL的设计举例的设计举例25 5.1 VHDL的的 基本概念基本概念 国际标准化的超高速集成电路硬件描述语言国际标准化的超高速集成电路硬件描述语言 Very High-speed Integrated Circuit Hardware Description Language 支持硬件的设计、验证、综合和测试支持硬件的设计、验证、综合和测试 电路组成的结构描述、电路功能的行为描述电路组成的结构描述、电

2、路功能的行为描述 支持系统级、算法级、寄存器传输级（支持系统级、算法级、寄存器传输级（RTLRTL）、）、逻辑级、开关级逻辑级、开关级 采用自顶向下分层描述方法采用自顶向下分层描述方法 新标准扩展到模拟电路、数模混合电路新标准扩展到模拟电路、数模混合电路 可以描述与工艺有关的信息可以描述与工艺有关的信息35、2 VHDL的基本结构的基本结构一、实体：关键词一、实体：关键词（ENTITY）实体说明：实体名、输入实体说明：实体名、输入/ /输出端口输出端口ENTITY rsff ISPORT(set,reset:IN BIT; q,qb:BUFFER BIT);END rsff4二、二、PORTP

3、ORT端口定义端口定义：端口信号名：唯一而不重复端口信号名：唯一而不重复端口模式：说明信号的方向端口模式：说明信号的方向（IN，OUT，INOUT，BUFFER）端口类型：端口信号的取值类型端口类型：端口信号的取值类型（BITBIT，BITBIT- -VECTORVECTOR，STDSTD- -LOGICLOGIC， STDSTD- -LOGICLOGIC- -VECTORVECTOR，INTEGERINTEGER，BOOLEANBOOLEAN）5BIT:位类型，位类型， 取值取值0、1， 由由STANDARD程序包程序包定义定义BIT_VECTOR:位向量类型，位向量类型， 是是BIT的组合

4、的组合STD_LOGIC:工业标准的逻辑类型，工业标准的逻辑类型， 取值取值0、 1、 X、 Z， 由由STD_LOGIC_1164程序包定义程序包定义STD_LOGIC_VECTOR:工业标准的逻辑向量类工业标准的逻辑向量类型，型， 是是STD_LOGIC的组合的组合INTEGER:整数类型，整数类型， 可用作循环的指针或常数可用作循环的指针或常数， 通常不用作通常不用作I/O信号信号BOOLEAN:布尔类型，布尔类型， 取值取值FALSE、 TRUE6d d15:015:0是是1616位输入总线；位输入总线；clkclk、 resetreset、 oeoe是输入信号；是输入信号；q1q11

5、5:015:0是是1616位三态输出总线；位三态输出总线；q2q215:015:0是是1616位双向总线；位双向总线；intint是输出信号，是输出信号， 也反馈到内部使用；也反馈到内部使用；opt是三态输出信号是三态输出信号 7ENTITYENTITY example2 example2 ISIS PORTPORT(d: IN STD_LOGIC_VECTOR (15 DOWNTO 0);(d: IN STD_LOGIC_VECTOR (15 DOWNTO 0); clk, reset, oeclk, reset, oe: IN STD_LOGIC;: IN STD_LOGIC; q1: O

6、UT STD_LOGIC_VECTOR (15 DOWNTO 0);q1: OUT STD_LOGIC_VECTOR (15 DOWNTO 0); q2: INOUT STD_LOGIC_VECTOR (15 DOWNTO 0);q2: INOUT STD_LOGIC_VECTOR (15 DOWNTO 0); intint: BUFFER STD_LOGIC;: BUFFER STD_LOGIC; opt: OUT STD_LOGIC);opt: OUT STD_LOGIC);ENDEND example2; example2; 8三、结构体描述三、结构体描述实体的硬件结构，元件之间的互连关

7、系，实实体的硬件结构，元件之间的互连关系，实体所完成的逻辑功能，数据的传输变换体所完成的逻辑功能，数据的传输变换关键词：关键词：ARCHITECTURE，BEGIN，END；元件说明：元件说明：COMPONENT互连式结构体描述（互连式结构体描述（STRUCSTRUC）：）：PORT MAPPORT MAP行为式结构体描述（行为式结构体描述（BEHAVBEHAV）：赋值语句）：赋值语句= =算法式结构体描述（算法式结构体描述（ALGALG）：进程语句）：进程语句PROCESSPROCESS9ARCHITECTURE rs_struc OF rsffARCHITECTURE rs_struc O

8、F rsff IS ISCOMPONENT nand2COMPONENT nand2-元件说明元件说明 PORT (a, b: IN BIT; c: OUT BIT);PORT (a, b: IN BIT; c: OUT BIT);END COMPONENT;END COMPONENT;BEGINBEGIN u1: nand2 PORT MAP (a=set, b=qbu1: nand2 PORT MAP (a=set, b=qb, c=q);, c=q); - -元件例化语句元件例化语句 u2: nand2 PORT MAP (a=reset, b=q, c=qbu2: nand2 PORT

9、 MAP (a=reset, b=q, c=qb););END rs_struc; 1 1、互连式结构体描述（、互连式结构体描述（STRUCSTRUC）：）：PORT MAPPORT MAP10ENTITY nand2 ISENTITY nand2 IS PORT (a, b: IN BIT; c: OUT BIT);PORT (a, b: IN BIT; c: OUT BIT);END nand2; END nand2; ARCHITECTURE nand2_arc OF nand2 ISARCHITECTURE nand2_arc OF nand2 ISBEGINBEGIN C=NOT (

10、a AND b);C=NOT (a AND b);END nand2_arc; END nand2_arc; 112 2、行为式结构体描述（、行为式结构体描述（BEHAVBEHAV）：赋值语句）：赋值语句= =ARCHITECTURE rs_behav OF rsffARCHITECTURE rs_behav OF rsff IS ISBEGINBEGIN q = NOT (qbq = NOT (qb AND set); AND set); qbqb = NOT (q AND reset); = NOT (q AND reset);END rs_behavEND rs_behav; ;123

11、3、算法式结构体描述（、算法式结构体描述（ALGALG）：进程语句）：进程语句PROCESSPROCESSARCHITECTURE rs_alg OF rsffARCHITECTURE rs_alg OF rsff IS ISBEGINBEGIN PROCESS (set, reset) -PROCESS (set, reset) -进程进程 VARIABLE last_state: BIT; -VARIABLE last_state: BIT; -给输出给输出q q定义一个状态定义一个状态变量变量 BEGINBEGIN ASSERT NOT (reset=0 AND set=0) ASSER

12、T NOT (reset=0 AND set=0) REPORT Input IS 00REPORT Input IS 00 SEVERITY error;SEVERITY error; IF set =1 AND reset =1 THENIF set =1 AND reset =1 THEN last_state:=last_state last_state:=last_state ELSIF set=0 AND reset=1 THENELSIF set=0 AND reset=1 THEN last_state:=1;last_state:=1; 13 ELSIF set=1 AND

13、reset=0 THEN ELSIF set=1 AND reset=0 THEN last_state:=0;last_state:=0; END IF;END IF; q=last_state; -q=last_state; -给输出信号赋值给输出信号赋值 qbqb=NOT (last_state);a,y=b,z=l0);-元件例化语句元件例化语句 u2:and2 PORT MAP(x=a,y=b,z=l1); u3:xor2 PORT MAP(x=l0,y=cin,z=sum); u4:and2 PORT MAP(x=l0,y=cin,z=l2); u5:or2 PORT MAP(x=

14、l1,y=l2,z=cout); END fadd_struc;18-全加器行为式结构体全加器行为式结构体ARCHITECTURE fadd_behav OF fulladder ISBEGIN sum = a XOR b XOR cin; cout sum =0; cout sum =1; cout sum =0; cout sum =1; cout=1; END CASE; END PROCESS;END fadd_alg;21CONFIGURATION conf1 OF fulladder IS FOR fadd_behav; -选用的结构体名选用的结构体名 END FOR;END co

15、nf1;22五、程序包五、程序包 多个实体公用的数据类型、常量、子程多个实体公用的数据类型、常量、子程序在程序包中定义与说明序在程序包中定义与说明 VHDL提供了提供了STANDARD程序包，在程序中程序包，在程序中直接使用，无需说明直接使用，无需说明 VHDL提供了提供了STD-LOGIN-1164STD-LOGIN-1164程序包，在程序包，在IEEEIEEE库中编译过，使用时要在实体说明前加库中编译过，使用时要在实体说明前加上调用语句：上调用语句：LIBRARY ieeeUSE ieee、std-logic-1164、all231 1、程序包、程序包 用户自己定义程序包：程序包说明与程序

16、包体用户自己定义程序包：程序包说明与程序包体 程序包说明（程序包说明（ PACKGEPACKGE ）：数据类型（）：数据类型（TYPETYPE）、）、常量（常量（CONSTANTCONSTANT）、元件（）、元件（COMPONENTCOMPONENT）、子）、子程序（程序（PROCEDUREPROCEDURE，FUNCTIONFUNCTION，RETURNRETURN） 程序包体（程序包体（PACKGE BODYPACKGE BODY）：具体的子程序、：具体的子程序、延时常量的具体值延时常量的具体值 FUNCTIONFUNCTION只返回一个只返回一个ININ变量，而变量，而PROCEDURE

17、PROCEDURE可可返回多个变量（返回多个变量（ININ，OUTOUT，INOUTINOUT） 用户自己定义的程序包也要通过调用才能使用用户自己定义的程序包也要通过调用才能使用（USEUSE）24-程序包说明程序包说明PACKAGE example IS TYPE alu_op IS (add,sub,mul,div,eq,gt,lt)-枚举类型枚举类型 CONSTANT pi:REAL:=3.14159265; -常量常量 delay1:TIME; -延时常量延时常量 COMPONENT nand2 -元件元件 PORT(a,b:IN BIT;c : OUT BIT); END COMPO

18、NENT; FUNCTION mean(a,b,c:REAL) RETURN REAL; -具体的函数具体的函数END example;25-程序包体程序包体PACKAGE BODY example IS CONSTANT delay1: TIME:=15ns; -定义延时常量定义延时常量的值的值 FUNCTION mean (a,b,c:REAL) RETURN REAL IS -具具体的函数体的函数 BEGIN RETURN(a+b+c)/3.0; -求均值求均值 END mean; END example;262 2、设计库、设计库 用以存放已编译过的设计单元用以存放已编译过的设计单元

19、可供其它设计用户使用可供其它设计用户使用 调用语句：调用语句：LIBRARYLIBRARY WORKWORK275.3 VHDLVHDL数据类型和常用语句数据类型和常用语句1、对象和数据类型：对象和数据类型：1 1）对象：）对象：信号：信号：硬件连线的一种抽象，保持变化的硬件连线的一种抽象，保持变化的 数据，元件之间数据传输的通路；数据，元件之间数据传输的通路；变量：变量：用于暂存局部数据，只用于进程和用于暂存局部数据，只用于进程和子程序内部定义使用；子程序内部定义使用；常量：常量：保持某一特定不变的数据；保持某一特定不变的数据；282 2）数据类型数据类型 标量类型：整数，实数，枚举，物理；

20、标量类型：整数，实数，枚举，物理； 复合类型：数组，记录复合类型：数组，记录 子类型：已定义类型的一个子集子类型：已定义类型的一个子集 文件类型文件类型 寻址类型寻址类型 类型定义的格式：类型定义的格式：TYPE TYPE 类型类型 IS IS 类型范围类型范围29-物理类型物理类型 电流电流 currentTYPE current IS RANGE 0 TO 1000000000;UNITS na; -基本单位基本单位 ua=1000na; -次级单位，应为基本单位的整数倍次级单位，应为基本单位的整数倍 ma=1000ua; -次级单位次级单位 a=1000ma; -次级单位次级单位 END

21、 UNITS;-数组类型数组类型TYPE hex IS ARRAY (8 DOWNTO 1) OF BIT; -一维数组一维数组TYPE matrix IS ARRAY(1 TO 10,1 TO 20) OF REAL;-二维数组二维数组30-枚举类型枚举类型TYPE optype IS (add,sub,mul,div); -定义定义“+，-，*，/”四种操四种操作作-记录类型记录类型TYPE instruction IS -定义一个指令记录定义一个指令记录RECORD opcode:optype; -操作码操作码 sou:INTEGER; -源操作数源操作数 dst:INTEGER; -目

22、的操作数目的操作数-子类型子类型SUBTYPE int4 IS INTEGER RANGE 0 TO 3; -整数子类型，整数子类型，取值取值0-3312 2、VHDLVHDL的常用语句的常用语句1）并行语句：用来描述模块之间的连接关并行语句：用来描述模块之间的连接关系，当某个信号发生变化时，受此信号系，当某个信号发生变化时，受此信号触发的所有语句同时执行。触发的所有语句同时执行。 信号赋值语句信号赋值语句：C1=NOT（a ANDb） ；C2=b AND c； 条件赋值语句条件赋值语句：WITH-SELECT-WHEN 元件例化语句：用于调用库单元或低一元件例化语句：用于调用库单元或低一级实

23、体。级实体。32条件赋值语句条件赋值语句：WITH-SELECT-WHENENTITY mux4 IS PORT(i0,i1,i2,i3: IN BIT; s: IN BIT_VECTOR (1 DOWNTO 0); z: OUT BIT);END mux4;ARCHITECTURE behavel OF mux4 ISBEGIN WITH s SELECT -根据输入根据输入s的不同对的不同对z赋值赋值 z=i0 WHEN 00, i1 WHEN 01, i2 WHEN 10, i3 WHEN 11;END behavel;33RCHITECTURE behav2 OF mux4 ISBEG

24、IN z z z z zyyyyyyyyy=*;-不定状态不定状态 END CASE; ELSE y=11111111; END IF; END PROCESS;END sequent;39PROCESS(sel,a,b,c,d)BEGIN IF(sel=00) THEN step=a; ELSIF(sel=01) THEN step=b; ELSIF( sel=10) THEN step=c; ELSE step=d; END IF;END PROCESS;405、4 常用电路的常用电路的VHDLVHDL描述描述 寄存器（寄存器（RegisterRegister）的描述（）的描述（1 1）P

25、ROCESS (clkPROCESS (clk,d),d)BEGINBEGIN IF (clkEVENT AND clk IF (clkEVENT AND clk=1) THEN =1) THEN q=d; q=d; END IF;END IF;END PROCESS;END PROCESS;41寄存器（寄存器（RegisterRegister）的描述（）的描述（2 2）PROCESS(clk,d)BEGIN IF RISING_EDGE(clk) THEN q=d; END IF;END PROCESS;42三态输出锁存器（三态输出锁存器（LatchLatch）RNTITY RNTITY l

26、atch IS latch IS PORT(d:IN STD_LOGIC_VECTOR(7 DOWNTO 0); PORT(d:IN STD_LOGIC_VECTOR(7 DOWNTO 0); q:OUT STD_LOGIC_VECTOR(7 DOWNTO 0); q:OUT STD_LOGIC_VECTOR(7 DOWNTO 0); clk,oe clk,oe:IN STD_LOGIC );:IN STD_LOGIC );END latch;END latch;ARCHITECTURE ARCHITECTURE arc1 OF latch IS arc1 OF latch IS SIGNAL

27、 SIGNAL qint qint:STD_LOGIC_VECTOR(7 DOWNTO 0);:STD_LOGIC_VECTOR(7 DOWNTO 0);BEGINBEGIN 43PROCESS (clkPROCESS (clk,d),d) BEGIN BEGIN IF (clkEVENT AND clk IF (clkEVENT AND clk=1) THEN=1) THEN qint qint=d;=d; END END IF; IF; END PROCESS; END PROCESS; q=qint WHEN (oe=0) -oe q=qint WHEN (oe=0) -oe为低电平，锁

28、存输为低电平，锁存输出出 ELSE ZZZZZZZZ; -oeELSE ZZZZZZZZ; -oe为高电平，输出呈高阻态为高电平，输出呈高阻态END arc1;END arc1;44计数器（计数器（CounterCounter）ENTITY counter1 IS PORT(clk:IN BIT; clr:IN BIT; en:IN BIT; up_down:IN BIT; q:OUT INTEGER RANGE 0 TO 255;END counter1;45ARCHITECTURE cnt_arc OF counter1 ISBEGIN PROCESS (clk) VARIABLE cnt

29、:INTEGER RANGE 0 TO 255; VARIABLE direction: INTEGER; BEGIN IF (up_down=1) THEN direction:=1; -加加1计数计数 ELSE direction:=-1; -减减1计数计数 END IF; IF (clkEVENT AND clk=1) THEN -判判clk上升沿上升沿 IF clr=0 THEN cnt:=0; -清零清零 ELSE IF en=0 THEN -使能使能 IF cnt=255 THEN cnt:=0; ELSE cnt:=cnt+direction; -计数计数 END IF; END

30、 IF; END IF; END IF; q=cnt; -计数输出计数输出 END PROCESS;46状态机（状态机（State MachineState Machine）LIBRARY ieee;USE ieee.std_logic_1164.all;ENTITY air_cont IS PORT(clk:IN STD_LOGIC; temp_high:IN STD_LOGIC; temp_low:IN STD_LOGIC; heat:OUT STD_LOGIC; cool:OUT STD_LOGIC );END air_cont;4748ARCHITECTURE arc1 OF air-

31、cont IS -状态类型，枚举三种状态状态类型，枚举三种状态 TYPE state_type IS (just_right,too_cold,too_hot); SIGNAL stvar:state_type;-状态变量状态变量BEGIN PROCESS BEGIN WAIT ON clk UNTIL RISING _EDGE(clk);-等待等待clk上升沿上升沿 -次态逻辑次态逻辑 IF (temp_low=1) THEN stvar=too_cold; ELSIF (temp_high=1) THEN stvar=too_hot; ELSE stvarheat=0;coolheat=1

32、;coolheat=0;cool=1; -太热，制冷太热，制冷 END CASE; END PROCESS; END arc1;49设计举例：移相正弦信号发生器设计移相正弦信号发生器设计 直接数字合成直接数字合成DDS的数字信号发生器。的数字信号发生器。输出参考信号和可移相正弦波信号。输出参考信号和可移相正弦波信号。频率与相位步进频率与相位步进508位频率控制位频率控制字字8位相移控制字位相移控制字10位加法器位加法器32位加法器位加法器32位寄存器位寄存器10位寄存器位寄存器存放正弦波数据存放正弦波数据的的ROM51 “FWORD” 是是8位频率控制字，控制输出正弦信位频率控制字，控制输出正

33、弦信 号的频率；号的频率； “PWORD”是是8位相移控制字，控制输出正弦信位相移控制字，控制输出正弦信号的相移量；号的相移量； ADDER32B和和ADDER10B分别为分别为32位和位和10位加位加法器；法器； SIN_ROM是存放正弦波数据的是存放正弦波数据的ROM，10位数据位数据线 ，线 ， 1 0 位 地 址 线 ， 其 中 的 数 据 文 件 是位 地 址 线 ， 其 中 的 数 据 文 件 是LUT10X10.mif，可由，可由MATLAB直接生成；直接生成； REG32B和和REG10B分别是分别是32位和位和10位寄存器；位寄存器； POUT和和FOUT分别为分别为10位输

34、出，可以分别与两位输出，可以分别与两个高速个高速D/A相接，他们分别输出参考信号和可移相相接，他们分别输出参考信号和可移相正弦波信号。正弦波信号。521. 利用利用MATLABMATLAB和和DSP BuilderDSP Builder完成此项设计，图为此项完成此项设计，图为此项设计的设计的MATLABMATLAB电路模型：电路模型：53数字移相信号发生器数字移相信号发生器VHDL参考程序如下参考程序如下【1】数字移相信号发生器顶层设计文件】数字移相信号发生器顶层设计文件LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UN

35、SIGNED.ALL;ENTITY DDS_VHDL IS - 顶层设计顶层设计 PORT ( CLK : IN STD_LOGIC; -系统时钟系统时钟 FWORD : IN STD_LOGIC_VECTOR(7 DOWNTO 0); -频率控制字频率控制字 PWORD : IN STD_LOGIC_VECTOR(7 DOWNTO 0); -相位控制字相位控制字 FOUT : OUT STD_LOGIC_VECTOR(9 DOWNTO 0); -可移相正弦信号输出可移相正弦信号输出 POUT : OUT STD_LOGIC_VECTOR(9 DOWNTO 0) ); -参考信号输出参考信号输

36、出 END;ARCHITECTURE one OF DDS_VHDL IS COMPONENT REG32B -32位锁存器位锁存器 PORT ( LOAD : IN STD_LOGIC; DIN : IN STD_LOGIC_VECTOR(31 DOWNTO 0); DOUT : OUT STD_LOGIC_VECTOR(31 DOWNTO 0) ); END COMPONENT;54 COMPONENT REG10B -10位锁存器位锁存器 PORT ( LOAD : IN STD_LOGIC; DIN : IN STD_LOGIC_VECTOR(9 DOWNTO 0); DOUT : O

37、UT STD_LOGIC_VECTOR(9 DOWNTO 0) ); END COMPONENT; COMPONENT ADDER32B -32位加法器位加法器 PORT ( A : IN STD_LOGIC_VECTOR(31 DOWNTO 0); B : IN STD_LOGIC_VECTOR(31 DOWNTO 0); S : OUT STD_LOGIC_VECTOR(31 DOWNTO 0) ); END COMPONENT; COMPONENT ADDER10B -10位加法器位加法器 PORT ( A : IN STD_LOGIC_VECTOR(9 DOWNTO 0); B : I

38、N STD_LOGIC_VECTOR(9 DOWNTO 0); S : OUT STD_LOGIC_VECTOR(9 DOWNTO 0) ); END COMPONENT; COMPONENT SIN_ROM -10位地址位地址10位数据正弦信号数据位数据正弦信号数据ROM PORT( address: IN STD_LOGIC_VECTOR(9 DOWNTO 0); inclock : IN STD_LOGIC ; q: OUT STD_LOGIC_VECTOR(9 DOWNTO 0); END COMPONENT; 55 SIGNAL F32B : STD_LOGIC_VECTOR(31

39、DOWNTO 0); SIGNAL D32B : STD_LOGIC_VECTOR(31 DOWNTO 0); SIGNAL DIN32B : STD_LOGIC_VECTOR(31 DOWNTO 0); SIGNAL P10B : STD_LOGIC_VECTOR( 9 DOWNTO 0); SIGNAL LIN10B : STD_LOGIC_VECTOR( 9 DOWNTO 0); SIGNAL SIN10B : STD_LOGIC_VECTOR( 9 DOWNTO 0); BEGIN F32B(27 DOWNTO 20)=FWORD ; F32B(31 DOWNTO 28)=0000;

40、F32B(19 DOWNTO 0)=00000000000000000000 ; P10B( 9 DOWNTO 2)=PWORD ； P10B( 1 DOWNTO 0)F32B,B=D32B, S=DIN32B ); u2:REG32B PORT MAP( DOUT=D32B,DIN= DIN32B, LOAD=CLK ); u3:SIN_ROM PORT MAP(address=SIN10B,q=FOUT,inclock=CLK ); u4:ADDER10B PORT MAP(A=P10B,B=D32B(31 DOWNTO 22),S=LIN10B ); u5:REG10B PORT MAP

41、( DOUT=SIN10B,DIN=LIN10B, LOAD=CLK ); u6:SIN_ROM PORT MAP( address=D32B(31 DOWNTO 22), q=POUT, inclock=CLK );END; 56【2】32位加法器，位加法器，10位加法器略去位加法器略去LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY ADDER32B IS PORT ( A : IN STD_LOGIC_VECTOR(31 DOWNTO 0); B : IN STD_LOGIC_V

42、ECTOR(31 DOWNTO 0); S : OUT STD_LOGIC_VECTOR(31 DOWNTO 0) );END ADDER32B;ARCHITECTURE behav OF ADDER32B IS BEGINS = A + B;END behav; 57【3】 正弦信号数据正弦信号数据ROMLIBRARY ieee;USE ieee.std_logic_1164.all;LIBRARY altera_mf;USE altera_mf.altera_mf_components.all;ENTITY sin_rom ISPORT(address: IN STD_LOGIC_VECTOR (9 DOWNTO 0);inclock: IN STD_LOGIC ;q: OUT STD_LOGIC_VECTOR (9 DOWNTO 0);END sin_rom;ARCHITECTURE SYN