五分钟让你看懂-FinFET及未来7nm制程资料

1、五分钟让你看懂-Fi nFET 及 未 来 7n m制程五分钟让你看懂FinFETGate打开这一年来半导体最热门的新闻，大概就属FinFET 了，例如：iPhone6s内新一代A9应用处理器采用新电晶体架构很可能为鳍式电晶体（FinFET），代表FinFET开始全面攻占手机处理器、三星与台积电较劲，将10纳米FinFET正式纳入开发蓝图、联电携 ARM完成14纳米FinFET制程 测试。到底什么是FinFET?它的作用是什么？为什么让这么多国际大厂趋之若 骛呢？什么是FET？FET的全名是“场效电晶体（Field Effect Transistor，FET ”，先从大家较耳熟能详的“ MOS

2、来说明。MOS的全名是“金属氧化物半导体场效 电晶体（Metal Oxide Semic on ductor Field Effect Tran sistor，MOSFET”，构造如图一所示，左边灰色的区域（矽）叫做“源极（Source）”，右边灰色的区域（矽）叫做“汲极（Drain ）”，中间有块金属 （绿色）突出来叫做“闸极（Gate）”，闸极下方有一层厚度很薄的氧化物（黄色），因为中间由上而下依序为金属（Metal）、氧化物（Oxide）、半导 体（Semiconductor），因此称为“ MOS。MOSFE的工作原理与用途MOSFE的工作原理很简单，电子由左边的源极流入，经过闸极下方的

3、电子 通道，由右边的汲极流出，中间的闸极则可以决定是否让电子由下方通过，有 点像是水龙头的开关一样，因此称为“闸”；电子是由源极流入，也就是电子 的来源，因此称为“源”；电子是由汲极流出，看看说文解字里的介绍：汲 者，引水于井也，也就是由这里取出电子，因此称为“汲”。10聿卡*:S/Dthh)(Source)電子通箜狂氧化樹下方 鸟空與&殛之問間尷不加電壓電子黑法導通-代表0Source)10M :(Drain)閘,更(Goto)e(b)嚴極加正電壓 ' 電-f cJU導通悅表仆罷MOSET比表一"00或一国1 | 枕星電翳哩忙一I固ftpurt）f三-='

4、Sdicon oxide> (Semiconductor J当闸极不加电压，电子无法导通，代表这个位是 0 ,如图一（a）所示；当 闸极加正电压，电子可以导通，代表这个位是 1，如图一（b）所示。MOSFE是目前半导体产业最常使用的一种场效电晶体（FET，科学家将 它制作在矽晶圆上，是数码讯号的最小单位，一个 MOSFET弋表一个0或一个 1,就是电脑里的一个“位（bit ）”。电脑是以0与1两种数码讯号来运 算；我们可以想像在矽芯片上有数十亿个 MOSFET就代表数十亿个0与1， 再用金属导线将这数十亿个 MOSFET勺源极、汲极、闸极链接起来，电子讯号 在这数十亿个0与1之间流通就可

5、以交互运算，最后得到使用者想要的加、减、乘、除运算结果，这就是电脑的基本工作原理。晶圆厂像台积电、联电，就是在矽晶圆上制作数十亿个 MOSFET的工厂。闸极长度：半导体制程进步的关键在MOSFET中，“闸极长度（Gate length ） ”大约10纳米，是所有构造 中最细小也最难制作的，因此我们常常以闸极长度来代表半导体制程的进步程 度，这就是所谓的“制程线宽”。闸极长度会随制程技术的进步而变小，从早 期的 0.18 微米、0.13 微米，进步到 90 纳米、65 纳米、45 纳米、22 纳 米，到目前最新制程10纳米。当闸极长度愈小，则整个 MOSFET就愈小，而 同样含有数十亿个MOSF

6、ET的芯片就愈小，封装以后的集成电路就愈小，最后 做出来的手机就愈小啰！。 10 纳米到底有多小呢？细菌大约 1 微米，病毒大 约 100 纳米，换句话说，人类现在的制程技术可以制作出只有病毒 1/10 （10 纳米）的结构，厉害吧！注：制程线宽其实就是闸极长度，只是图一看起来 10 纳米的闸极长度反 而比较短，因此有人惯把它叫做“线宽”。FinFET将半导体制程带入新境界MOSFE的结构自发明以来，到现在已使用超过 40年，当闸极长度缩小到 20 纳米以下的时候，遇到了许多问题，其中最麻烦的是当闸极长度愈小，源极 和汲极的距离就愈近，闸极下方的氧化物也愈薄，电子有可能偷偷溜过去产生“漏电（L

7、eakage）” ；另外一个更麻烦的问题，原本电子是否能由源极流到汲 极是由闸极电压来控制的，但是闸极长度愈小，则闸极与通道之间的接触面积（图一红色虚线区域）愈小，也就是闸极对通道的影响力愈小，要如何才能保 持闸极对通道的影响力（接触面积）呢？因此美国加州大学伯克莱分校胡正明、 Tsu-Jae King-Liu 、Jeffrey Bokor 等三位教授发明了“鳍式场效电晶体（ Fin Field Effect Transistor ，FinFET）”，把原本2D构造的MOSFET改为3D的FinFET，如图二所示，因 为构造很像鱼鳍，因此称为“鳍式（ Fin ）”。間 g(Gate =全：St

8、 KU询）;fitf(Drain)士 ®(Semiconductor源極 (Source (Silicon cxide)閘極加正電壓電子可以導通代表1 '逼二FinFET就星把原本2D«I造旳源極和液極拉高曼成立18极狀結SI由图中可以看出原本的源极和汲极拉高变成立体板状结构，让源极和汲极 之间的通道变成板状，则闸极与通道之间的接触面积变大了（图二黄色的氧化 物与下方接触的区域明显比图一红色虚线区域还大），这样一来即使闸极长度 缩小到20纳米以下，仍然保留很大的接触面积，可以控制电子是否能由源极 流到汲极，因此可以更妥善的控制电流，同时降低漏电和动态功率耗损，所谓

9、动态功率耗损就是这个FinFET由状态0变1或由1变0时所消耗的电 能，降低漏电和动态功率耗损就是可以更省电的意思啰！掌握FinFET技术，就是掌握市场竞争力简而言之，鳍式场效电晶体是闸极长度缩小到20纳米以下的关键，拥有这个技术的制程与专利，才能确保未来在半导体市场上的竞争力，这也是让许 多国际大厂趋之若骛的主因。值得一提的是，这个技术的发明人胡正明教授， 就是梁孟松的博士论文指导教授，换句话说，梁孟松是这个技术的核心人物之 一，台积电没有重用梁孟松继续研发这个技术，致使他跳糟到三星电子，让三 星电子的FinFET制程技术在短短数年间突飞猛进甚至超越台积电，这才是未 来台湾半导体晶圆代工产业

10、最大的危机，虽然台积电控告梁孟松侵权与违反竞 业禁止条款获得胜诉，但是内行人都知道这是赢了面子输了里子，科技公司的 人事安排、升迁、管理如何才能留住人才，值得国内相关的科技厂商做为借 镜。北京时间 3月 28日上午消息，美国麻省理工学院（ MIT ）和芝加哥大学的 研究人员开发了一种新技术，可以让芯片按照预定的设计和结构自行组装。 这项技术有望进一步推进有着 50年历史的“摩尔定律 ”，从而继续压缩计算设备 的成本。该研究项目的重点是在芯片上自行组装线路，而这恰恰是芯片制造行 业最大的挑战之一。有了这种技术，就不必像现有的方式那样在硅片上蚀刻细微特征，而是可 以利用名为嵌段共聚物（block

11、copolymer）的材料进行扩张，并自行组装成预 定的设计和结构。MIT化学工程系教授卡伦 格里森（Karen Gleason）表示，这 种自组装技术需要向现有的芯片生产技术中增加一个步骤。现在的生产技术要利用长波光在硅晶圆上烧制出电路形态。目前的芯片需 要采用 10纳米工艺，但很难使用同样的波长填满更小的晶体管。EUV 光刻技术有望降低波长，在芯片上蚀刻出更细微的特征。这种技术有望实现 7 纳米工 艺，但即便已经投资了数十亿美元研发资金，这种技术依然很难部署。MIT 认为，他们的新技术很容易融入现有生产技术，无需增加太多复杂 性。该技术可以应用于 7 纳米生产工艺，有关这项技术的论文已于本

12、周发表在Nature Nano tech no logy期干刊上。7纳米制程节点将是半导体厂推进摩尔定律（Moore' s LaW的下一重要关 卡。半导体进入 7 纳米节点后，前段与后段制程皆将面临更严峻的挑战，半导 体厂已加紧研发新的元件设计架构，以及金属导线等材料，期兼顾尺寸、功耗 及运算效能表现。台积电预告 2017年第二季 10纳米芯片将会量产， 7纳米制程的量产时间点 则将落在2018年上半。反观英特尔（In tel）,其10纳米制程量产时间确定将 延后到 2017下半年。但英特尔高层强调， 7纳米制程才是决胜关键，因为 7纳 米的制程技术与材料将会有重大改变。比较双方未来的

13、制程蓝图时间表，台积电几乎确认将于 10纳米制程节点时超越英特尔。但英特尔财务长 Stacy Smith在2016年Morgan Stanley技术会议 上强调， 7纳米制程才是彼此决胜的关键点，并强调 7纳米的制程技术与材料 与过去相比，将会有重大突破。过去，在 90 纳米制程开发时，就有不少声音传出半导体制程发展将碰触到 物理极限，难以继续发展下去，如今也已顺利地走到10纳米，更甚至到 7或是5纳米制程节点，以过去的我们而言的确是难以想像。英特尔在技术会议上的这一番谈话，引起我们对未来科技无限想像的空 间，到底英特尔将会引进什么样的革新技术？以及未来在制程发展上可能会遭遇到什么样的挑战？本

14、文将会试着从半导体制程的前段(元件部分)、后段 (金属导线)以及市场规模等因素来探讨先进制程未来可能面临的挑战，以及 对应的解决办法。闸极设计走向全包覆结构半导体前段制程的挑战，不外乎是不断微缩闸极线宽，在固定的单位面积 之下增加晶体管数目。不过，随着闸极线宽缩小，氧化层厚度跟着缩减，导致 绝缘效果降低，使得漏电流成为令业界困扰不已的副作用。半导体制造业者在 28纳米制程节点导入的高介电常数金属闸极(High-k Metal Gate, HKMG)， 即是利用高介电常数材料来增加电容值，以达到降低漏电流的目的。其关系函 式如下：L =家剿筋逾瞅 £ It用材料的介监甫頼，S 絕緯膚裘

15、面頓 d -絶繹嗣申朋工半棗i捷躺根据这样的理论，增加绝缘层的表面积亦是一种改善漏电流现象的方法。 鳍式场效晶体管(Fin Field Effect Transistor，FinFET)即是藉由增加绝缘层的 表面积来增加电容值，降低漏电流以达到降低功耗的目的，如图1所示。Traditional Planar3D FinFETTradiho-ni 2-D planar tranJStOT fo/m a conducing channe-l m the $ihcon regiort under 忙 gate electrode when in the on state3-D In-Gate t/a

16、nststor form conducrmon ihrwsides 010 fin strvcluf. providing刘1村归"幣訓布逋规奈 operabon图1传统平面式(左)与鳍式场效晶体管(右)图片来源：IDF，IntelDevelopment Forum (2011)鳍式场效晶体管为三面控制，在 5或是3纳米制程中，为了再增加绝缘层 面积，全包复式闸极(Gate All Around，GAA )将亦是发展的选项之一。但结 构体越复杂，将会增加蚀刻、化学机械研磨与原子层沉积等制程的难度，缺陷检测（Defect Inspection）亦会面临到挑战，能否符合量产的条件与利益将

17、会是 未来发展的目标T日nsistor Pathwayn3lll-VFinFETStfmFETfJnfETSHG也 Gata All Around (GAA> Vorrictl or HoriicntlImpravvd mobility + Ept sinjcture + liLV驴輝枷帅 * Mew mtitcnal CMPImproved electrostatics t Precj$K>n atch and GMP * Scaled m-eidcs -High Aspect F?abo ALDn10. nTVerticJlTF6TImproved SS Epi slnjctu

18、n» Muiti-pas CMP PrRcisKHi etch & CMP图2未来晶体管科技发展蓝图与挑战图片来源：Applied Materials（2013）III-V族、硅锗材料呼声高然物理挑战艰钜改变信道材料亦是增加IC运算性能与降低功耗的选项之一，晶体管的工作 原理为在闸极施予一固定电压，使信道形成，电流即可通过。在数位电路中， 藉由电流通过与否，便可代表逻辑的1或0。过去信道的材料主要为硅，然而硅的电子迁移率（Electron Mobility ）已不 符需求，为了进一步提升运算速度，寻找新的信道材料已刻不容缓。一般认 为，从10纳米以后，III-V族或是硅锗（S

19、iGe）等高电子（电洞）迁移率的材 料将开始陆续登上先进制程的舞台。图2清楚指出10纳米与7纳米将会使用SiGe作为信道材料。锗的电子迁移 率为硅的2-4倍，电洞迁移率（Hole Mobility ）则为6倍，这是锗受到青睐的主 要原因，IBM （现已并入Global Foundries）在硅锗制程上的着墨与研究甚多。III-V族的电子迁移率则更胜锗一筹，约为硅的10-0倍，但美中不足的是III-V族的电洞迁移率相当的低。从图 2可看出，n型信道将会选择III-V族作为 使用材料，并结合锗作为p型信道，以提高运算速度。但要将SiGe或是III-V族应用在现行的CMOS制程仍有相当多的挑战，例

20、如非硅信道材料要如何在不同的热膨胀系数、晶格常数与晶型等情况下，完美 地在大面积硅基板上均匀植入，即是一个不小的挑战。此外， HI-V族与锗材料的能隙(Bandgap较窄，于较高电场时容易有穿隧效应出现，在越小型元件的 闸极中，更容易有漏电流的产生，亦是另一个待解的课题。后段制程面临微影、材料双重挑战0.13微米之前是使用铝作为导线的材料，但IBM在此技术节点时，导入了 划时代的铜制程技术，金属导线的电阻率因此大大地下降(表 1)，信号传输 的速度与功耗将因此有长足的进步。为何不在一开始就选择铜作为导线的材料？原因是铜离子的扩散系数高， 容易鑽入介电或是硅材料中，导致IC的电性飘移以及制程腔体

21、遭到污染，难以 控制。IBM研发出双镶崁法(Dual Damascene，先蚀刻出金属导线所需之沟 槽与洞(Trench & Via)，并沉积一层薄的阻挡层(Barrier)与衬垫层(Lin er)，之后再将铜回填，防止铜离子扩散。与过去的直接对铝金属进行蚀 刻是完全相反的流程。双镶崁法如图3所示。(Stop Layer)双镶崁法制程示意图随着线宽的微缩，对于黄光微影与蚀刻的挑战当然不在话下，曝光显影的线宽一致性(Uniformity )，光阻材料(Photo Resist, PR)的选择，都将会影 响到后续蚀刻的结果。蚀刻后导线的线边缘粗糙度(Line Edge Rough ness

22、 LER)，与导线蚀刻的临界尺寸(Critical Dimension，CD)与其整片晶圆一致 性等最基本的要求，都是不小的挑战。后段制程另外一个主要的挑战则是前文所提到铜离子扩散。目前阻挡层的 主要材料是氮化钽(TaN)，并在阻挡层之上再沉积衬垫层，作为铜与阻挡层 之间的黏着层(Adhesion Layer)，一般来说是使用钽(Ta)。然而，钽沉积的覆盖均匀性不佳，容易造成导线沟槽的堵塞，20纳米节点以前因导线的深宽比(Aspect Ratio, AR )较低而尚可接受，但随着制程的演进，导线线宽缩小导致 深宽比越来越高，钽沉积的不均匀所造成的缩口将会被严重突显出来，后端导 致铜电镀出现困难

23、，容易产生孔洞(Void)现象，在可靠度测试(Reliability Test)时容易失败。另外，钽的不均匀性容易造成沟槽填充材料大部份是钽而 不是铜，由于钽金属导线的阻值将会大幅上升，抵销原先铜导线所带来的好 处，其示意如图4所示。20nm45nm14nm32nm22nmnode32nin node图4金属导线制程发展蓝图前文提到衬垫层必需具有低电阻率、良好的覆盖均匀性、是铜的良好黏着 层等重要特性，钽在20纳米节点以下已无法符合制程的需求，找出新的材料已 经刻不容缓。钻(Cobalt，Co)与钉(Ruthenium，Ru)是目前最被看好的候选 材料。钻是相当不错的衬垫层，具有比钽更低的电阻

24、率，对铜而言是亦是不错 的黏着层，且在电镀铜时具有连续性，不容易造成孔洞现象出现。但钻衬垫层 也有其不理想之处，主要是因为铜的腐蚀电位高于钻，因此在铜、钻的接触面 上，容易造成钻的腐蚀，此现象称为电流腐蚀(Galva nic Corrosion)，亦称为伽凡尼腐蚀。解决电流腐蚀的问题必须从化学机械研磨(Chemical Mecha nicalPolish，CMP)的与后清洗(Post CMP Clean)着手，使用特殊的化学原料改变 铜与钻之间的腐蚀电位，以降低或消除腐蚀现象。目前预估钻衬垫层将可延伸 到10纳米制程节点。接着在7纳米，阻挡层与衬垫层的候选材料将有可能是 钉，铜可以直接在钉上电

25、镀，并有效阻挡铜离子对介电层的扩散，如图5所Conformal Barker Seed-I旧DiPEAL 口 Ru 書.TIM图5钉阻挡层材料示意图图片来源：IITC （2012）不过，钉跟钻在与铜接触时，一样都会有电流腐蚀问题，只是钉的情况与 钻恰巧相反，钉的腐蚀电位高于铜，因此铜金属将会被腐蚀。另外，钉的硬度 相当高，且化学性质稳定，不容易与其它化学成份反应，只有使用类似像过碘 酸钾（KI04）这种强氧化剂（过去是使用双氧水作为氧化剂）才可使其氧化， 以提高研磨率（大约100750A/min ）。钉的物理与化学特性，为化学机械研磨 制程带来不小的挑战，目前业界还在寻找适当的解决办法。需求规

26、模恐不足先进制程面临经济因素考验台积电是全球晶圆代工的龙头，它的动向对于半导体产业发展都具有重大 的影响力，每一季财务发表会的声明皆为半导体产业发展的风向球，故分析其 营收趋势，可约略窥探与预测未来全球IC产业的发展，图6为台积电各制程节 点的每季营收趋势图。枯1到by T獸林斛 們电40纳米营收用了 136季便超越40纳图6台积电各制程节点营收趋势图图片来源： TSMC由图6可看出，目前主要营收贡献来自28纳米。过去 季超越65纳米，28纳米因搭上了行动装置的热潮，只用了米。先进制程如 20/16纳米制程从推出至今已达 7 季，虽维持高档，但仍未超 越 28 纳米。从营收的另一个角度观察，价

27、格乘上销售数量等于营收，20/16 纳米制程的代工价格必定高于 28 纳米制程，但营收却未高过于 28 纳米，可依此 推论终端客户对 20/16 纳米制程的需求与投片量相较于 28 纳米制程应该是低上 不少。且在 2016第一季时， 20/16纳米制程的营收较上季下滑， 28 纳米制程却 较上季上升，再加上台积电在法说会上提到 28 纳米制程的产能利用率未来几个 季度依旧维持高档，这些迹象显示出终端客户对先进制程需求的态度保守。过去智慧型手机与平板电脑带动半导体先进制程的发展与高成长，但现在 行动通信装置的热潮已明显消退， IC 产业链相关厂商亦希望找出下一个杀手级 应用，继续带动半导体产业发展。目前业界一致认为，物联网( Internet of Things，IoT )为最佳候选人之一。 物联网主要构架是将会使用大量微控制器( Micro Controller Unit ，MCU )与微 机电感测器(MEMS Sensor),以及微型Wi-Fi芯片作为数十亿计的物的 控制与连接元件，这些物的信号将会传送到背后数以千万计，具有高运算 能力的服务器进行大数据(Big Data)分析，以提供使用者及时且有用的信息。由此可知,与物相关的芯