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1、47、简述集成电路设计综合的层次化划分方式？ 设计层次 行为域 结构域 设计综合系统级 自然语言描述芯片级 算法描述 系统综合 高层次综合寄存器级 数据流描述 算法综合门 级 逻辑图描述 逻辑综合电路级 版图综合版图级 几何图形描述48、何谓高层次综合？简述高层次综合的意义。 高层次综合是将系统算法层的行为描述转化为RTL级的结构描述的综合意义：a. 可以对一个系统的行为描述，就不同的性能指标和不同的面积/速度等指标进行优化，形成多种可选实现方案。b. 对于超大规模芯片设计和上市时间的要求，设计者较难一开始就设计出低层次的实现描述。通过高层次综合可以将设计者给出的算法级行为描述快速转化为RTL

2、级的结构描述。 c. 在对系统实现方案的规划过程中，通过高层次综合可以在设计初期就对各种方案的资源占用和速度方面的特性做出评估，以减少和避免在设计后期的设计（逻辑层、电路层、版图层）回溯。49、简述高层次综合的主要步骤。 a. 翻译与优化：将算法描述翻译成中间格式，并编译优化和操作优化b. 调度：从时间上安排操作的执行顺序c. 分配: 从空间上完成操作和变量（或值）对应功能单元和寄存器的资源分享d. 控制器综合: 对按调度要求驱动数据通道的控制器进行50、版图综合对设计方法学的要求有哪些？a. SoC设计的出现，对版图综合的能力有了更高的要求。 > IP硬核使版图综合将面对一种大规模器件

3、； > 多时钟SoC 将使版图综合时的时序处理超出想像； > 版图综合的布局设计将以IP核为单元，进入层次化设计阶段。b. 其他新特点 > Top-down/Bottom-up结合的设计方法； > 综合优先于功能验证，精确的时序分析成为设计成功与否的关键； > 注重逻辑层次与版图层次的一致性c. 目前设计的障碍 > 性能得不到满足； > “关键路径”的延时性能不满足，进而导致整个设计的失败。51、逻辑综合定义是什么？简述逻辑综合的一般步骤。 从 RTL 描述或从布尔方程、真值表、状态 图等描述到逻辑门级网表描述的综合过程。a. 把RTL描述转为未优化常

4、用门（如与门、或门、触发器和锁存器）的布尔描述； b. 执行布尔算法优化； c. 按所采用工艺库把优化的布尔等式描述映射到实际逻辑门，实际是生成网表。52、逻辑综合目标是什么?有哪些信息需输入逻辑综合工具以实现逻辑综合？根据RTL级描述和工艺库提供的器件单元工艺信息，产生一个满足时序和约束的正确实现方案。RTL级描述，约束条件和工艺库53、逻辑综合中的约束一般包括哪些方面？约束中的属性又包括哪些方面？ 环境约束针对芯片工作环境，如：电压、温度、负载和驱动等。 时序约束针对芯片工作时钟，如：时钟、接口时序/延时等。 设计规则约束针对工艺规则，如：面积、最大扇入扇出和最大电容等。 54、简述延时约

5、束主要内容被综合电路输入延时约束：通过定义被综合电路输入路径外部逻辑的延时大小，来约束被综合电路内部输入路径的延时量，进而综合出相应的电路。 被综合电路输出延时约束：通过定义被综合电路输出路径外部逻辑的延时大小，来约束被综合电路内部输出路径的延时量，进而综合出相应的电路。55、针对大规模多层次系统设计，一般的逻辑综合策略有哪些？并简述之。a自顶向下策略（Top-down） > 读入整个设计的代码； > 从整个设计的顶层施加各类约束； > 实施逻辑综合过程b自底向上策略（Bottom-up） > 首先独立完成各个子模块的逻辑综合，并使它们满足各自的约束条件； > 读

6、入整个设计的顶层代码和相应的约束，并实施逻辑综合过程； > 验证整个设计综合是否通过56、简述使用IF语句和CASE语句进行描述时，对应逻辑综合有哪些注意点？IFa. if-else语句一般对应于二选一选择器。b. 改变if-else语句描述方式，可综合出不同的选择器结构。c. 如果只有if 语句进行描述（缺else），将综合出锁存器。CASEa. case语句一般对应于多路选择器。b. 在case语句描述中，最好使用default语句，否则也会综合出锁存器。 c. 也可以进行full-case方式的描述，但其不如default语句简便。 57、CMOS集成电路的功耗有哪些组成部分？CM

7、OS集成电路的功耗主要由静态功耗和动态功耗组成。58、分析静态功耗的成因。a. CMOS在静态时，P、N管只有一个导通。由于没有Vdd 到Vss的直流通路，所以CMOS静态功耗应当等于零。 b. 但在实际情况中，由于扩散区和衬底形成的PN结上存在 一定的反向漏电流，因此会产生很小的静态功耗。 c. 每个门器件的静态功耗等于反向漏电流与电源电压的乘积， CMOS集成电路的总的静态功耗为： 其中：n为器件个数一般在室温条件下，每个门器件允许0.10.5nA，当电源电压为5V时，每个门器件由反向漏电流引起的静态功耗典型值为12nW59、CMOS集成电路动态功耗有哪些组成部分？并分析各自的成因。CMO

8、S集成电路的动态功耗主要由开关功耗和短路功耗组成a. 开关功耗（Psw）由CMOS门电路中的开关电流引起。 CMOS集成电路的动态功耗主要由开关功耗和短路功耗组成。 > CMOS电路在“0” “1”反转过程中，开关电流Isw对负载电容Cl进行充、放电，并在PMOS管和NMOS管上消耗了一定的能量，进而引起开关功耗其中：C为电路节点的等效负载电容； Vdd为电路工作电压；f为工作时钟频率；Nsw 为单时钟周期内翻转晶体管数目。 b. 短路功耗（Psc）由CMOS门电路中的短路电流引起。> CMOS电路在输入非理想波形时，反相器处于输入波形上升沿和下降沿的瞬间，负载管和驱动管会同时导通

9、，在Vdd 到Vss 之间产生一个直流通路（短路电流Isc），进而引起短路功耗其中： Qx为翻转过程中的短路电量； V为电路工作电压；f为工作时钟频率； Nsw 为单时钟周期内翻转晶体管数目60、为什么当CMOS集成电路使用小于深亚微米工艺（0.35um）进行芯片设计与生产时，静态功耗在总功耗中所占的比例会大幅度提高？ > 随着CMOS集成电路工艺的提升，芯片的工作电压大大降低。 > 由于动态功耗与电源电压成正比关系，特别是原先在总功耗中占据70%90%的开关功耗与电源电压平方成正比关系，进而使动态功耗大幅度降低开关功耗短路功耗源极和漏极之间的亚阈值漏电流是生成静态功耗较为主要的漏

10、电流，其计算公式为：为载流子迁移率； Cox 为等效栅电容；Vth为热电压（kT/q，室温时25.9mV）；VGS 为栅-源电压；W/L 为晶体管栅极宽长比； VT 为阈值电压； n为器件构建处理参数（一般在1.02.5）。当电源电压降低时，VT 也同时下降，使亚阈值漏电流上升，进而使静态功耗增加；此时，功率优化措施应同时考虑动态功耗和静态功耗。61、简述高功耗对集成电路的影响。a. 功耗过高将对系统可靠性有很大的影响。 > 过高功耗会导致系统温度上升，温度升高会使系统失效率上升；- 试验表明，在大于85后，每增加10，系统失效率增加1倍。 > 就集成电路而言，温度上升还会加快电子

11、迁移的速度。- 对于深亚微米工艺，线宽越来越小，电子迁移速度的加快，将导致连线失效率的上升。 > 综上所述，功耗过高将大大降低系统可靠性，并降低芯片寿命。 b. 功耗过高将对系统性能有重要的影响。 > 高功耗会造成的温度升高会使晶体管的翻转时间增加，进而降低了系统的性能。 > 温度升高还会增加系统的噪声，进而也会降低系统的性能。c. 功耗过高将对系统生产和封装成本有很大的影响。 > 高功耗芯片需电源线更宽，进而使芯片面积增加、成本增加； > 高功耗需要更好的散热介质，对封装的介质提出了更严格的要求，进而增加了芯片的封装成本。 d. 功耗过高将对系统散热成本有很大的

12、影响。 > 随着功耗增加，散热装置成本在系统总成本中所占比例越来越大。 - 目前使用较多的散热方法有风制冷、液态制冷和半导体制冷等。62、针对动态功耗和静态功耗的常用具体优化方法有哪些？动态：a. 在系统级 > 采用小的工艺线宽； > 采用低工作电压设计、门控电源设计（实现分区供电）或多电压设计； b. 在RTL级 > 改变结构设计，即采用并行处理结构，虽增加芯片面积，但大大降低了开关动作的功率。 > 采用门控时钟设计部分电路有“休眠”态（时钟屏蔽技术）； > 采用分块技术设计存储单元部分。 c. 在逻辑门级 > 改变引起功耗的若干因素，如：晶体管尺寸

13、大小、网线的开关频率、网线的负载电容等。d. 在版图级 > 采用P/G布线方式使电源供电均匀。静态：a. 采用多阈值设计工艺。 > 多阈值工艺可以在时序和漏电流之间进行一些折中。 b. 采用多电压布放方式。 > 因为静态功耗与电源电压成正比关系，多种电压供电，可以使低工作电压的局部电路静态功耗大大降低。 c. 采用虚拟供电网络。 d. 采用浮动衬底电压技术。 e. 采用绝缘衬底（SOI）技术。63、集成电路测试与功能验证有何不同？> 集成电路测试是为了剔除生产过程中产生的废品。 > 集成电路功能验证是用于证明所设计电路在性能上是否满足指标要求。 - 验证内容包括输

14、入与输出信号间的逻辑关系、信号间的各种时序关系，以及功耗等各种指标。 - 进行全面彻底的功能验证是不可能的。 - 功能验证不可能取代测试。64、何谓集成电路测试中的故障覆盖率？并请简述故障覆盖率较难得到100%的原因。故障覆盖率：指已有测试图形集所能检测故障数在系统电路可测故障中占的百分比。故障覆盖率一般不能达到100%，主要受制于如下因素：- 一般大规模集成电路都包含有非易测点；- 测试矢量长度的限制； - 测试设备存储单元容量的限制； - 测试时间的限制等65、简述集成电路可测试性设计概念。并请简述这种设计的目标与注意点是什么？a. 可测试性设计概念 > 可测试性设计指集成电路设计在

15、设计系统和电路的同时，考虑到测试的要求，通过增加一定的硬件开销，获得最大可测试性的设计过程。 > 简单来说，可测试性设计即是指为了达到故障检测目的所做的辅助性设计。 b. 可测试性设计的目标与注意点 > 测试矢量尽可能少； > 容易生成测试矢量； > 测试矢量生成时间尽可能少； > 对原始电路其它性能影响最小。66、简述广泛使用逻辑门层次故障模型的原因。a. 模型简单易用，数字集成电路制造过程中的大部分缺陷都可以在逻辑门级表述。b. 对于复杂系统，采用逻辑门层次故障模型，应用布尔代数可以在理论上推导出故障检测所需的许多结果。 c. 逻辑门层次故障模型可以应用到多种

16、不同的工艺。 > 比如CMOS工艺或双极性工艺。67、简述固定逻辑值故障模型和其一般测试方法。固定逻辑值故障模型：指集成电路制造过程中所有缺陷都可以表现为逻辑门层次上网线的逻辑值被固定在某一逻辑电平。 - 固定0故障（stuck-at-0），记为s-a-0。 （网线的逻辑值被固定在 0 电平）- 固定1故障（stuck-at-1），记为s-a-1。 （网线的逻辑值被固定在 1 电平）对于一个系统电路而言，固定逻辑值故障可分为两类： - 单固定逻辑值故障：整个系统电路中仅有一个固定逻辑值故障。 - 多固定逻辑值故障：整个系统电路中有多个固定逻辑值故障。 > 电路作固定逻辑值故障模型化

17、时，须以每一根网线为研究对象，而不是每一个节点。 > 固定型故障一般不会改变电路的拓扑结构，即不会使电路或系统的基本功能发生根本性的变化。 固定逻辑值故障的一般测试方法： > 首先，假设电路中各逻辑单元的输入和输出端（系统中每一根网线）分别出现s-a-1和s-a-0两种固定逻辑值故障。- 注：一个逻辑系统中应假设有 2n 个固定逻辑值故障。（n 为系统中的网线总数。）> 其次，找出一组测试矢量，使得在这组测试矢量的激励下，假想有故障电路的输出逻辑电平与无故障电路的输出逻辑电平不同68、集成电路逻辑门层次故障模型的局限性有哪些？> 在电路或晶体管层次仍存在一些物理缺陷，不

18、能用逻辑门层的故障模型进行检测。 > 在MOS工艺中，有一些电路模型不存在简单的逻辑门等效。 > 在大规模系统中，故障的总数可能会变得很大。69、何谓测试图形? 何谓测试生成？设计测试图形的方法有哪些？ a. 测试生成：设计与产生测试图形的过程。b. 设计测试图形的方法。 > 手工生成：由集成电路设计者或测试者手工写出测试图形。 > 伪随机测试图形生成：测试激励由伪随机方式产生，而测试响应则通过对正确电路的测量来获得。 > 算法生成：使用某种计算方法，由计算软件自动生成测试图形测试图形。70、针对第48页电路，求故障h（s-a-1）和h（s-a-0）的测试矢量集。

19、 利用一阶布尔差分求解电路内部连线处故障 hi（s-a-1）和 hi（s-a-0）的测试矢量集71、针对第48页电路，求电路函数 f 相对变量 x3 的一阶布尔差分 。72、何谓集成电路的可测试性设计? 可测试性设计的研究目标是什么？ a. 问题的提出：电路系统规模和复杂度的日益增加，传统测试技术已不能满足要求。 b. 问题的解决设想：在电路系统功能性设计时，增加入使其能方便测试的设计。目标：a. 降低可测试性设计所产生的延时、面积、功耗和引脚等开销；b. 提高故障检测覆盖率； > 有效检测电路中的故障，达到85%以上为好。c. 在合理时间内产生故障的测试矢量或序列； d. 测试的施加。

20、 > 指电路与ATE的连接问题。73、简述可测试性设计的基本思想。并请说明何谓可控性，何谓可观性？ 可测试性设计的基本思想 主要针对测试矢量产生与施加。 > 把电路有效分块，因为产生电路测试矢量集的时间与电路输入端的三次方成正比。 > 有效提高电路的可控性和可观性，这与电路的可测性有直接关系。a. 可控性（CY）：由原始输入信号来控制电路内部某个节点的电平值，以便激活故障和控制敏化通路上的其它控制信号。b. 可观性（OY）：要建立一条故障敏化通路，使故障能传输到可及输出端，使故障信号能被观察。74、常用的集成电路可测试性设计有哪些？ a. 级联模块的可测试性设计b. 并联模块的可测试性设计> 尽量采用同步逻辑电路> 采用有置位或复位端触发器以便将芯片置于确定的状态>