EDA技术模拟卷

1、EDA技术模拟试卷一参考答案：一、填空题（17空，每空2分，共34分） 1、 ASIC直译为_专用集成电路_2、 EDA即_电子设计自动化_。3、CPLD和FPGA统称为_高密度可编程逻辑器件_4、MAX7000系列是Altera公司目前销量最大的产品,属于高性能/高密度的_CPLD_5、FLEX10K系列是Altera公司推出的主流产品,属于高密度,高速度的_FPGA_6、可编程逻辑器件的设计过程可以分为四个步骤_设计输入_,_设计实现_,_设计校验_,_下载编程_7、目前应用最广泛的HDL(硬件描述语言)有_VHDL_,_Verilog-HDL_8、MAX+plus提供了CPLD/FPGA

2、的设计,仿真和烧写的环境,是目前使用极为广泛的EDA开发工具之一.9、构成一个完整的VHDL语言程序的五个基本结构是实体，结构体，库，程序包，配置。二、选择题(21空，每空2分，共42分)1、 LIBRARY _A_;USE IEEE.STD_LOGIC_1164.ALL;A. IEEE B. STD C.WORK2、ENTITY counter IS PORT( Clk : IN STD_LOGIC; Q : BUFFER STD_LOGIC_VECTOR(2 DOWNTO 0);END _B_;A. counter23 B. counter C. work3、ENTITY counter

3、IS PORT( Clk : IN STD_LOGIC;Q : BUFFER STD_LOGIC_VECTOR(2 DOWNTO 0);.ARCHITECTURE a OF _B_ ISA. counter23 B. counter C. work4、ARCHITECTURE a OF mux4 ISBEGIN END _A_；A. a B. b C. c5、LIBRARY IEEE;USE IEEE._A_.ALL;A. STD_LOGIC_1164 B. IEEE_LOGIC_1164 C. WORK_LOGIC_11646、下列是一个四选一的数据选择器的实体，S，A，B，C，D是输入端，

4、Y是输出端ENTITY multi_4v IS PORT(S :_A_ STD_LOGIC_VECTOR (1 DOWNTO 0); A,B,C,D :_A_ STD_LOGIC; Y :_B_ STD_LOGIC );END multi_4v;A. IN B . OUT C. BUFFER7、下面是一个计数器的实体，clk是输入端，q是输出端ENTITY countclr IS PORT(clk :_A_ STD_LOGIC; q :_C_ STD_LOGIC_VECTOR(7 DOWNTO 0);END countclr;ARCHITECTURE one OF countclr ISBEG

5、IN A. IN B. OUT C. BUFFER8、ARCHITECTURE one OF multi_4v IS_B_ .END one;A. IN B. BEGIN C. END9、PROCESS(clk) VARIABLE qtmp: STD_LOGIC_VECTOR(7 DOWNTO 0); _C_ IF clk'event AND clk='1' THEN.END PROCESS;A. IN B. END C. BEGIN10、CASE D IS WHEN 0_A_ S_C_"0000001" -0A. => B. >= C.

6、 <=11、IF clr='0' THEN qtmp:="00000000" ELSE qtmp:=qtmp+1; _B_;A. END PROCESS B. END IF C. BEGIN12、IF j='0' AND k='0' THEN NULL; _C_ j='0' AND k='1' THEN qtmp<='0' A. ELSEIF B. ELSE IF C. ELSIF13、PROCESS(clk) VARIABLE qtmp: STD_LOGIC_VEC

7、TOR(7 DOWNTO 0); BEGIN IF clk'event AND clk='1' THEN IF clr='0' THEN qtmp_C_"00000000"A. => B. >= C. :=14、PROCESS(clk) _B_ qtmp: STD_LOGIC_VECTOR(7 DOWNTO 0); BEGIN IF clk'event AND clk='1' THEN IF clr='0' THEN qtmp<="00000000"A. V

8、ARIABLE B.SIGNAL C. BEGIN15、下面是循环移位寄存器的部分程序dout(4 DOWNTO 1)<=dout(3 DOWNTO 0); _C_<=dout(4);A. dout(1) B. dout(3) C. dout(0)16、进程（process）语句是_B_A. 顺序语句 B. 并行语句 C. 其它17、IF语句是AA. 顺序语句 B. 并行语句 C. 其它三、画出下列程序的原理图，并说明其功能。（每小题8分，共16分）1、下面是四选一数据选择器的程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY mul

9、ti_4v IS PORT(S : IN STD_LOGIC_VECTOR (1 DOWNTO 0); A,B,C,D : IN STD_LOGIC; Y : OUT STD_LOGIC );END multi_4v;ARCHITECTURE a OF multi_4v ISBEGINPROCESS BEGINIF (S="00") THEN Y <= A; ELSIF (S="01") THEN Y <= B; ELSIF (S="10") THEN Y <= C; ELSIF (S="11")

10、 THEN Y <= D; END IF; END PROCESS;END a;2、下面是同步清零可逆计数器的程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY countud IS PORT(clk :IN STD_LOGIC; clr :IN STD_LOGIC; dire :IN STD_LOGIC; q :BUFFER STD_LOGIC_VECTOR(7 DOWNTO 0);END countud;ARCHITECTURE a OF countud ISBEGIN P

11、ROCESS(clk) BEGIN IF clk'event AND clk='1' THEN IF clr='0' THEN q<="00000000" ELSIF dire='1' THEN q<=q+1; ELSE q<=q-1; END IF; END IF; END PROCESS;END a； 四、试用VHDL语言编写一个七段共阴极LED管译码器程序（8分）LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY sevenLED IS PORT(D

12、: IN INTEGER RANGE 0 TO 9; S : OUT STD_LOGIC_VECTOR(0 DOWNTO 6) );END sevenLED ;ARCHITECTURE a OF sevenBCD ISBEGIN PROCESS(D) BEGINCASE D IS WHEN 0 => S<="1111110" -0 WHEN 1 => S<="0110000" -1 WHEN 2 => S<="1101101" -2 WHEN 3 => S<="1111001&

13、quot; -3 WHEN 4 => S<="0110011" -4 WHEN 5 => S<="1011011" -5 WHEN 6 => S<="0011111" -6 WHEN 7 => S<="1110000" -7 WHEN 8 => S<="1111111" -8 WHEN 9 => S<="1110011" -9 WHEN OTHERS => S<="0000000&q

14、uot; END CASE; END PROCESS;END a;EDA技术模拟试卷二参考答案：一、填空题（17空，每空2分，共34分） 1、 ASIC直译为_专用集成电路_2、 EDA即_电子设计自动化_。3、设计输入有多种表达方式,最常用的是_原理图输入方式_和_硬件描述语言输入方式_两种4、MAX7000系列是Altera公司目前销量最大的产品,属于高性能/高密度的_CPLD_5、FLEX10K系列是Altera公司推出的主流产品,属于高密度,高速度的_FPGA_6、可编程逻辑器件的设计过程可以分为四个步骤_设计输入_,_设计实现_,_设计校验_,_下载编程_7、目前应用最广泛的HDL(

15、硬件描述语言)有_VHDL_,_Verilog-HDL_8、MAX+plus提供了CPLD/FPGA的设计,仿真和烧写的环境,是目前使用极为广泛的EDA开发工具之一.9、构成一个完整的VHDL语言程序的五个基本结构是实体，结构体，库，程序包，配置。二、选择题(21空，每空2分，共42分)1、 LIBRARY _A_;USE IEEE.STD_LOGIC_1164.ALL;A. IEEE B. STD C.WORK2、ENTITY counter IS PORT( Clk : IN STD_LOGIC; Q : BUFFER STD_LOGIC_VECTOR(2 DOWNTO 0);END _B

16、_;A. counter23 B. counter C. work3、ENTITY counter IS PORT( Clk : IN STD_LOGIC;Q : BUFFER STD_LOGIC_VECTOR(2 DOWNTO 0);.ARCHITECTURE a OF _B_ ISA. counter23 B. counter C. work4、ARCHITECTURE a OF mux4 ISBEGIN END _A_；A. a B. b C. c5、LIBRARY IEEE;USE IEEE._A_.ALL;A. STD_LOGIC_1164 B. IEEE_LOGIC_1164 C.

17、 WORK_LOGIC_11646、下列是一个四选一的数据选择器的实体，S，A，B，C，D是输入端，Y是输出端ENTITY multi_4v IS PORT(S :_A_ STD_LOGIC_VECTOR (1 DOWNTO 0); A,B,C,D :_A_ STD_LOGIC; Y :_B_ STD_LOGIC );END multi_4v;A. IN B . OUT C. BUFFER7、下面是一个计数器的实体，clk是输入端，q是输出端ENTITY countclr IS PORT(clk :_A_ STD_LOGIC; q :_C_ STD_LOGIC_VECTOR(7 DOWNTO

18、0);END countclr;A. IN B. OUT C. BUFFER8、ARCHITECTURE one OF multi_4v IS_B_PROCESS.END one;A. IN B. BEGIN C. END9、PROCESS(clk) VARIABLE qtmp: STD_LOGIC_VECTOR(7 DOWNTO 0); _C_ IF clk'event AND clk='1' THEN.END PROCESS;A. IN B. END C. BEGIN10、CASE D IS WHEN 0_A_ S_C_"0000001" -0A

19、. => B. >= C. <=11、IF clr='0' THEN qtmp:="00000000" ELSE qtmp:=qtmp+1; _B_;A. END PROCESS B. END IF C. BEGIN12、IF j='0' AND k='0' THEN NULL; _C_ j='0' AND k='1' THEN qtmp<='0' A. ELSEIF B. ELSE IF C. ELSIF13、PROCESS(clk) VARIABLE

20、qtmp: STD_LOGIC_VECTOR(7 DOWNTO 0); BEGIN IF clk'event AND clk='1' THEN IF clr='0' THEN qtmp_C_"00000000"A. => B. >= C. :=14、PROCESS(clk) _B_ qtmp: STD_LOGIC_VECTOR(7 DOWNTO 0); BEGIN IF clk'event AND clk='1' THEN IF clr='0' THEN qtmp<="

21、;00000000"A. VARIABLE B.SIGNAL C. BEGIN15、下面是循环移位寄存器的部分程序dout(4 DOWNTO 1)<=dout(3 DOWNTO 0); _C_<=dout(4);A. dout(1) B. dout(3) C. dout(0)16、元件例化语句是_B_A. 顺序语句 B. 并行语句 C. 其它17、CASE语句是AA. 顺序语句 B. 并行语句 C. 其它三、画出下列程序的原理图，并说明其功能。（每小题8分，共16分）1、下面是1对2数据分配器的程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.

22、ALL;ENTITY demuti_2v IS PORT( D,S : IN STD_LOGIC; Y0,Y1 : OUT STD_LOGIC);END demuti_2v;ARCHITECTURE a OF demuti_2v ISBEGINPROCESS BEGIN IF S='0' THEN Y0<=D; ELSE Y1<=D; END IF;END PROCESS;END a;2、下面是同步清零可逆计数器的程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;EN

23、TITY countud IS PORT(clk :IN STD_LOGIC; clr :IN STD_LOGIC; dire :IN STD_LOGIC; q :BUFFER STD_LOGIC_VECTOR(7 DOWNTO 0);END countud;ARCHITECTURE a OF countud ISBEGIN PROCESS(clk) BEGIN IF clk'event AND clk='1' THEN IF clr='0' THEN q<="00000000" ELSIF dire='1' T

24、HEN q<=q+1; ELSE q<=q-1; END IF; END IF; END PROCESS;END a;四、试用VHDL语言编写八选一数据选择器程序（8分）LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY multi_8v IS PORT(S : IN STD_LOGIC_VECTOR (2 DOWNTO 0); A,B,C,D,E,F,G,H : IN STD_LOGIC; Y : OUT STD_LOGIC );END multi_8v;ARCHITECTURE a OF multi_8v ISBEGINPROCESS

25、 BEGINIF (S="000") THEN Y <= A; ELSIF (S="01") THEN Y <= B; ELSIF (S="010") THEN Y <= C; ELSIF (S="011") THEN Y <= D; ELSIF (S="100") THEN Y <= E; ELSIF (S="101") THEN Y <= F; ELSIF (S="110") THEN Y <= G; ELSI

26、F (S="111") THEN Y <= H;END IF;END PROCESS;END a;EDA技术模拟试卷三一、选择题（16分）：1、在VHDL的端口声明语句中，用（ ）声明端口为输出方向。AIN BOUT CINOUT DBUFFER2、在VHDL的IEEE标准库中，预定义的标准逻辑位数据STD_LOGIC有（ ）种逻辑值。A2 B3 C8 D93、嵌套使用IF语句，其综合结果可实现_。A. 带优先级且条件相与的逻辑电路；B. 条件相或的逻辑电路；C. 三态控制电路；D. 双向控制电路。 4、大规模可编程器件主要有FPGA、CPLD两类，下列对FPGA结构

27、与工作原理的描述中，正确的是_。A FPGA是基于乘积项结构的可编程逻辑器件；B FPGA是全称为复杂可编程逻辑器件；C 基于SRAM的FPGA器件，在每次上电后必须进行一次配置；D 在Altera公司生产的器件中，MAX7000S系列属FPGA结构。5、进程中的变量赋值语句，其变量更新是_。A按顺序完成 B立即完成C在进程的最后完成 D都不对6、在VHDL中，PROCESS结构是由（ ）语句组成的。A并行 B顺序和并行C顺序 D任何7、MAX+PLUSII工具软件实现原理图设计输入，应采用（ ）方式。A图形编辑 B文本编辑 C符号编辑 D波形编辑8、MAX+PLUSII的设计文件不能直接保存

28、在（ ）。A硬盘 B根目录 C文件夹 D工程目录二、填空题（16分）：1、 ASSERT语句误级别有_、_、_等。2、 VHDL中有三种基本的数据对象，分别是_、_、_。3、 在VHDL语句中,“- ”符号表示_。4、 VHDL结构体的描述方式可分为_、_、_等三种描述。5、 在VHDL中，把“DATA”定义为信号，数据类型为整数型的语句是_。6、 在VHDL中，语句CLKEVENT AND CLK=1表示_。7、 MAX+PLUSII的设计输入通常有_、_、_等三种方法。8、VHDL程序文件的扩展名是_。三、VHDL程序填空：（10分）- 8位分频器程序设计LIBRARY IEEE;USE_

29、.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY PULSE IS PORT ( CLK: IN STD_LOGIC; D: IN _ (7 DOWNTO 0); FOUT: OUT STD_LOGIC );END PULSE;ARCHITECTURE one OF _ IS SIGNAL FULL : STD_LOGIC;BEGINP_REG: PROCESS(CLK)_ CNT8 : STD_LOGIC_VECTOR(_ DOWNTO 0);BEGINIF _ THEN IF CNT8 = "11111111" THEN CNT8

30、_; -当CNT8计数计满时，输入数据D 被同步预置给计数器CNT8 FULL <= '1' -同时使溢出标志信号FULL输出为高电平 ELSE CNT8 _; -否则继续作加1计数 FULL <= '0' -且输出溢出标志信号FULL为低电平 END IF;END IF;END PROCESS P_REG;P_DIV: PROCESS(_)VARIABLE CNT2 : STD_LOGIC;BEGINIF FULL'EVENT AND FULL = '1' THEN CNT2 _; -如果溢出标志信号FULL为高电平，D触发

31、器输出取反 IF CNT2 = '1' THEN FOUT <= '1' ELSE FOUT <= '0' END IF; END IF; END PROCESS P_DIV;END one;四、用VHDL语言写出下面符号的实体（ENTITY）描述。（6分）1、2、五、判断下面程序中是否有错误，若有错误请改正；（6分）1、SIGNAL A,EN:STD_LOGIC;PROCESS(A,EN)VARIABLE B:STD_LOGIC;BEGIN IF EN=1 THEN B<=A;END ;END PROCESS;2、 ARCHI

32、TECTURE ONE OF SAMPLE ISVARIABLE A，B，C：INTEGER；BEGIN C<=A+B；END ;六、根据给出程序画出图形符号并分析其功能（16分）1、LIBRARY IEEE；USE IEEE.STD_LOGIC_1164.ALL；ENTITY MUX ISPORT(D0,D1,D2,D3,A0,A1:IN STD_LOGIC;Y:OUT STD_LOGIC);END MUX;ARCHITECTURE RTL OF MUX ISSIGNAL A:STD_LOGIC_VECTOR(1 DOWNTO 0);BEGINPROCESS(A0,A1) BEGIN

33、A<=A1&A0; CASE A IS WNEN “00”=>Y<=D0; WNEN “01”=>Y<=D1; WNEN “10”=>Y<=D2; WHEN OTHERS=>Y<=D3; END CASE; END PROCESS;END RTL;2、LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY LX3_4 ISPORT( CLK:IN STD_LOGIC; J,K: IN STD_LOGIC;Q,QN:OUT STD

34、_LOGIC);END LX3_4;ARCHITECTURE ONE OF LX3_4;SIGNAL Q_TEMP:STD_LOGIC:=0;SIGNAL JK:STD_LOGIC_VECTOR(1 DOWNTO 0);BEGINJK<=J&K;PROCESS(CLK,J,K) BEGIN IF CLKEVENT AND XLK=0 THEN CASE JK IS WHEN “00”=>Q_TEMP<=Q_TEMP;WHEN “01”=>Q_TEMP<=0;WHEN “10”=>Q_TEMP<=1;WHEN OTHERS=>Q_TEMP&

35、lt;=NOT Q_TEMP;END CASE; END IF;Q<=Q_TEMP;QN<=NOT Q_TEMP;END PROCESS;END ONE;七、设计题：（30分）1、试编写一个完整VHDL程序，实现下图所示电路的功能；（14%） 七、试用VHDL编写程序实现六十进计数器；（16%） 要求：1、具有异步清零功能； 2、计数器的个位和十位采用BCD码方式输出；EDA技术模拟试卷三参考答案一、（每小题2分） 1、可编程逻辑单元、可编程输入/输出单元和可编程连线2、NOTE（注意）、WARING（警告）、ERROR（错误）、FAIRLURE（失败）3、 常量、信号、变量4、

36、注释5、 行为描述、结构描述、寄存器描述6、 VARIABLE DATA：INTEGER；7、 信号CLK的下降沿8、 图形输入、文本输入、波形输入9、（1）（3）、（2）10、VHD二、（每小题4分） 1 ENTITY F_ADDER ISPORT（AIN,BIN,CIN: IN STD_LOGIC; COUT,SUM: OUT STD_LOGIC);END F_ADDER; 2 ENTITY TR_BUF8 ISPORT(EN: IN STD_LOGIC; DIN:IN STD_LOGIC_VECTOR(7 DOWNTO 0); DOUT:OUT STD_LOGIC_VECTOR(7 DO

37、WNTO 0);ENT TR_BUF8;三、1 改为: B:=A; END IF;（4分）2 改为: SIGNAL A,B,C:INTEGER; END ONE; （4分）四、 l 功能为四选一数据选择器（4 分），画出图形（4分）2 功能为八位寄存器（4分），画出图形（4分）五、程序如下：（16分）LIBRARY IEEEE；USE IEEE.STD_LOGIC_1164.ALL;ENTITY TI5 ISPORT(A,B,C,D: IN STD_LOGIC; Y: OUT STD_LOGIC);END TI5;ARCHITECTURE ART OF TI5 IS BEGINY<=(A

38、 NAND B) OR(B AND C AND D);END ART;六、（16分） Library ieee; Use ieee.std_logic_1164.all; Use ieee.std_logic_unsigned.all; Entity btod is Port(A : in std_logic_vector(3 downto 0); Y : out std_logic_vector(6 downto 0); End btod; Architecture a1 of btod is Begin Process(d) Begin Case A is when "0000“

39、 => Y<= "0111111”; -0 when "0001“ => Y<= " 0000110”; -1 when "0010“ => Y<= " 1011011”; -2 when "0011“ => Y<= " 1001111” ;-3 when "0100“ => Y<= " 1100110” ;-4 when "0101“ => Y<= " 1101101” ;-5 when "0110“

40、=> Y<= " 1111101”; -6 when "0111“ => Y<= " 0000111”; -7 when “1000“ => Y<= “1111111 ”; -8 when “1001“ => Y<= " 1101111” ;-9 End case; End process; End a1;七、（16分） LIBRARY ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; ENTITY CNT60 ISPOR

41、T(clk,reset : INSTD_LOGIC; enhour : OUTSTD_LOGIC; daout: out std_logic_vector (6 downto 0); END entity CNT60; ARCHITECTURE fun OF CNT60 ISSIGNAL count: STD_LOGIC_VECTOR( 6 downto 0); BEGIN daout <= count; process ( clk,reset,sethour) begin if (reset='0') then count <= "0000000&quo

42、t; elsif (clk' event and clk='1') then if (count(3 downto 0)="1001") then if (count <16#60#) then if (count="1011001") then enhour<='1' count<="0000000" ELSE count<=count+7; end if; else count<="0000000" end if; elsif(count &

43、lt;16#60#) then count <= count + 1; enhour<='0' after 100 ns; else count<="0000000" end if; end if; end process;END fun;EDA技术模拟试卷四 一、填空题（20%）：8、 EDA的中文含义是指_。9、 VHDL的实体说明部分（ENTITY）主要功能是描述_。10、 构成VHDL程序语句可分为_语句和_语句。11、 VHDL中有三种基本的数据对象，分别是_、_、_。12、 在VHDL语句中,“- ”符号表示_。13、 VHDL

44、结构体的描述方式可分为_、_、_等三种描述。14、 在VHDL中，把“DATA”定义为信号，数据类型为整数的语句_。15、 在VHDL中，语句CLKEVENT AND CLK=1表示_。16、 MAX+PLUSII的设计输入通常有_、_、_等三种方法。10、VHDL程序文件的扩展名是_。二、画出与下列实体描述对应的元件符号；（8%）1、ENTITY BUF ISPORT(INPUT: IN STD_LOGIC; EN:IN STD_LOGIC; OUTPUT:OUT STD_LOGIC);END BUF;2、ENTITY MUX ISPORT(IN1,IN2,IN3,IN4:IN STD_LO

45、GIC; SEL:IN STD_LOGIC_VECTOR(1 DOWNTO 0); DATA: OUT STD_LOGIC);EDN MUX;三、判断下面程序中是否有错误，若有错误请改正；（8%）1、SIGNAL A,EN:STD_LOGIC;PROCESS(A,EN)VARIABLE B:STD_LOGIC;BEGIN IF EN=1 THEN B<=A;END ;END PROCESS;9、 RCHITECTURE ONE OF SAMPLE ISVARIABLE A，B，C：INTEGER；BEGIN C<=A+B；END ;四、根据给出程序画出图形符号并分析其功能（16%）1、LIBRARY IEEE；USE IEEE.STD_LOGIC_1164.ALL；ENTITY MUX ISPORT(D0,D1,D2,D3,A0,A1:IN STD_LOGIC;Y:OUT STD_LOGIC);END MUX;ARCHITECTURE