信号产生与检测电路

1、3.1信号产生与检测电路的组成信号产生与检测电路的组成框图如图3.1所示。图3.1 信号产生与检测电路的组成框图信号产生与检测电路的主要技术指标和功能如下：（1）网络接口：100Mb/s，全双工，支持TCP/IP协议；（2）串行接口：1个RS232接口，1个RS485接口，1个RS485转接接口，波特率最高115200B，数据位8位，停止位1位，校验位无；（3）IIC总线：连接信号处理器、主控制器、码产生器、方位控制板插座，经开关控制连接6片PCF8574；（4）高速DAC：2路，位数14位，最大采样速率210 MSP；（5）串行DAC：6路，串行控制接口SPI；（6）输入输出数字信号电平标准

2、：5V CMOS/TTL电平；（7）检测插座：为9种电路板提供检测插座；（8）激励信号：为9种电路板诊断提供电源和激励信号；（9）检测信号：被测信号通过信号诊断钩引入信号产生与检测电路，一部分由FPGA或ARM检测，一部分经模拟开关选通输出至数据采集器检测。信号产生与检测电路实现的功能见表3.1。表3.1 信号产生与检测电路的功能序号功能要求用途备注1通信接口1以太网与主控计算机通信2通信接口2RS-232与主控计算机通信3通信接口3RS-485预留4通信接口转接RS-485转接到主控计算机主控制器、遥控显示板诊断52路高速DAC信号频率10MHz，幅度0-2V可设置视放、距离支路、信号处理器

3、、遥控显示板诊断66路可调直流电压幅度0-5V可设调视放、距离支路、主控制器诊断串行DAC产生7视频放大单元、距离支路单元、主控制器、信号处理器、码信号产生器器、电源单元、遥控显示器、方位控制器、方位驱动器的测试插座提供被测板的电源、激励信号及检测信号输出8IIC总线，写段码、听支路码，读自检结果信号产生与检测电路的CPU为主模式,对码产生器读写码信号产生器9工作电源+5V,+12V码信号产生器10检测码时钟至FPGA码信号产生器11检测码同步至FPGA码信号产生器12检测调相信号至FPGA码信号产生器13检测视放码至FPGA码信号产生器14检测距离支路参考码1至FPGA码信号产生器15检测距

4、离支路参考码2至FPGA码信号产生器16检测距离支路参考码3至FPGA码信号产生器17检测距离支路参考码4至FPGA码信号产生器18检测距离支路参考码5至FPGA码信号产生器19检测距离支路参考码6至FPGA码信号产生器20检测距离支路参考码7至FPGA码信号产生器21检测距离支路参考码8至FPGA码信号产生器22检测距离支路参考码9至FPGA码信号产生器23检测听支路参考码10至FPGA码信号产生器24正弦信号至采集卡码信号产生器25正弦参考信号至采集卡码信号产生器26调相器信号(XJ10)至采集卡码信号产生器2732.2K方波(XJ3)至采集卡码信号产生器2814.7K方波(XJ4)至采集

5、卡码信号产生器2932.2k正弦波(XJ5)至采集卡码信号产生器3014.7k正弦波(XJ6)至采集卡码信号产生器31工作电源+5V，+12V主控制器32CPU复位信号FPGA检测脉冲宽度主控制器33复位信号CPU检测该信号的高低电平主控制器34数据有效信号宽度10us正脉冲， FPGA产生主控制器35控制信号CPU检测该信号的高低电平主控制器36+24V检测CPU设置该信号高低电平主控制器37接收距离支路段号IIC接口，数据CPU可读主控制器IIC总线受控制，检测主控制器时接通38接收听支路码IIC接口，数据CPU可读主控制器39码电路自检结果IIC接口，数据CPU可设置主控制器40接收门限

6、IIC接口，数据CPU可读主控制器41目标速度距离IIC接口，数据CPU可写主控制器42备份距离支路IIC接口，数据CPU可读主控制器43远近程控制衰减至1/3后转至采集卡Vin0主控制器44控制电压转至采集卡Vin1主控制器45每段持续时间转至采集卡Vin2主控制器46基准电压（N2.6）检测信号采集卡VIN3主控制器47RS-485通信口转接至主控计算机主控制器48工作电源+12V视放49视放输入信号XS1信号频率10MHz，幅度0-2V可设置视放高速DAC产生50产生参考码XP1-A/B4FPGA产生，3M/5V CMOS电平视放51视放输出XS2至采集卡Vin0视放52增益控制电压XJ

7、1至采集卡Vin1视放53对消码XJ2至采集卡Vin2视放54视放检测信号XP1-A/B7至采集卡Vin3视放55控制电压XP1-A/B11幅度0-5V可设调视放56工作电源+12V，+4.8V遥控显示板57音频输入(XS1.5)Vpp=200mV，频率可设置遥控显示板58复位信号(D1.8)FPGA检测脉冲宽度遥控显示板59音频输出(XS6)信号采集卡Vin0遥控显示板60工作电压(XJ3)信号采集卡VIN1遥控显示板61背光电压(XJ2)信号采集卡VIN2遥控显示板62RS-485信号A(XS1.4)转接至主控计算机遥控显示板与主控器共用63RS-485信号B(XS1.3)遥控显示板64远

8、近控制信号FPGA产生， 5V CMOS电平距离支路65伪码参考信号1FPGA产生， 5V CMOS电平距离支路66伪码参考信号2FPGA产生， 5V CMOS电平距离支路67视频信号电压有效值大于30mV，幅度可调（0-100mV）距离支路高速DAC产生68中频参考信号电压有效值大于500mV，近程32.35KHz，远程14.71KHz正弦信号距离支路高速DAC产生69中放输出1至采集卡Vin0距离支路70中放输出2至采集卡Vin1距离支路71带通滤波输出1至采集卡Vin2距离支路72带通滤波输出2至采集卡Vin3距离支路73中频参考信号至采集卡Vin0距离支路74同步检波AGC放大输出1至

9、采集卡Vin0距离支路75同步检波AGC放大输出2至采集卡Vin1距离支路76多普勒滤波输出1至采集卡Vin2距离支路77多普勒滤波输出2至采集卡Vin3距离支路78增益控制电压至采集卡Vin0距离支路79增益控制电压至采集卡Vin1距离支路80距离支路输出1至采集卡Vin2距离支路81距离支路输出2至采集卡Vin3距离支路82目标检测门限“1”I2C接口，写至信号处理单元信号处理83杂波“关”I2C接口，写至信号处理单元信号处理84数据00H和0FFHI2C接口，写至信号处理单元信号处理85采样启动信号FPGA产生，5V CMOS电平信号处理86复位信号FPGA产生，5V CMOS电平信号处

10、理87多普勒信号（直流检测信号）500Hz，3.3Vpp正弦信号（3.3Vpp）信号处理高速DAC产生88数据有效信号XP2-A/B7至FPGA信号处理89通信接口检测信号D1.4至采集卡Vin0信号处理90通信接口检测信号D9.4至采集卡Vin1信号处理91通信接口检测信号D11.4至采集卡Vin2信号处理92地址信号至采集卡Vin3信号处理93模拟开关检测信号N3.4至采集卡Vin0信号处理94模拟开关检测信号N4.4至采集卡Vin1信号处理95模拟开关检测信号N5.4至采集卡Vin2信号处理96ADC检测信号至采集卡Vin3信号处理97遥控信号FPGA产生，5V CMOS电平电源模块98

11、24V电源检测至采集卡Vin0电源模块99遥控开关至采集卡Vin1电源模块100遥控信号至采集卡Vin2电源模块1015V电压输出衰减后至采集卡Vin0电源模块1025V电流检测至采集卡Vin1电源模块10312V电压输出衰减后至采集卡Vin2电源模块10412V电流检测至采集卡Vin3电源模块105工作电源+5V，+12V方位控制与方位驱动106CPU复位信号N1.8至FPGA方位控制与方位驱动107写方位命令I2C接口方位控制与方位驱动108读方位I2C接口方位控制与方位驱动109模拟8位编码器输出ARM产生方位控制与方位驱动110驱动A、B、C、D相至ARM方位控制与方位驱动111反馈A

12、、B、C、D相至ARM方位控制与方位驱动3.2主处理芯片介绍3.2.1 FPGA（EP3C25）FPGA模块使用的是EP3C25系统，该系统属于FPGA-Cyclone III系列。Altera公司于2007年07月宣布开始发售业界的首款65nm低成本FPGA-Cyclone III系列，Cyclone III FPGA含有5120KB逻辑单元（LE），288个数字信号处理（DSP）乘法器，存储器达到4Mb。在可编程逻辑发展历史中，Cyclone III FPGA比其他低成本FPGA系列能够支持实现更多的应用5。对于软件无线电（SDR），Cyclone III系列在单个器件中集成了所需的逻辑、

13、存储器和DSP乘法器等信号处理功能，成本非常低；与前一代产品和竞争产品相比，Cyclone III FPGA的低功耗、高密度和充足的DSP功能使设计人员可以在大量新的无线应用中使用低成本系列产品；在视频和图像处理应用中，Cyclone III FPGA恰当地结合了DSP乘法器、存储器和逻辑资源；Cyclone III器件针对显示应用进行了优化，是第一款能够满足所有1080p HDTV性能需求的低成本FPGA。3.2.2 ARM（AT91SAM9G20）ARM模块使用的是AT91SAM9G20系统。AT91SAM9G20微处理器是由ATMEL公司生产的，这款400 MHz 的微处理器具有ATME

14、L先进的外设DMA 和分布式存储器架构，连同6层总线矩阵，可实现存储器、外设和外部接口之间的多重数据同时传送，而无需耗费CPU的时钟周期。其外部总线接口 (EBI) 的时钟频率为133 MHz，用于片外存储器的高速数据传送。这种架构为器件提供了内部和外部的高数据带宽，能满足许多嵌入式网络应用的要求。AT91SAM9G20联网和通信的要求通过10/100M BT 以太网MAC、7个USART接口、12M bps USB 全速双端口主机和器件端口、双SPI接口、SSC接口和双线接口(TWI) 来进行。此外，还有一个完全集成的图像传感器接口 (ISI)，能够满足图像感应的要求。同时，在所有外设启动的

15、400 MHz全功率模式下，AT91SAM9G20的功耗仅为80mW。而且这款器件还具有 4 种降低功耗的模式，包括在后备模式中主电源被关断，而器件的功耗非常低 (9mW)，能够延长电池供电的时间。AT91SAM9G20不但有效地结合了高性能和低功耗特性，而且价格非常吸引，这些优点使其在市场中得到广泛接受。3.3 ARM系统电路设计ARM系统电路包括ARM处理器AT91SAM9G20、供电电路、复位电路、时钟电路、存储电路、网络接口电路和串行接口电路。3.3.1 AT91SAM9G20AT91SAM9G20集成了外部存储控制器(SDRAM控制器和片选逻辑)，支持Data Flash、Nand

16、Flash和Nor Flash系统引导；有1路主USB和1路从USB，主USB可同时连接两路USB设备；内部集成锁相环；96个可编程的I/O口和31路外部中断；具有日历功能的RTC和6路TC计时器；支持串口USART，同步串口SSC等多种通信接口；并集成了10/100Mbps双以太网控制器。AT91SAM9G20的组成框图如图3.2所示。图3.2 AT91SAM9G20的组成框图3.3.2供电电路供电电路中使用了大量的滤波电容，使输出的直流电源更平滑。同时，每个芯片的电源引脚和地之间都连接了这样的滤波电容，以防止电源噪声影响元件正常工作。AT91SAM9G20的供电范围如表3.2所示：表3.2

17、 AT91SAM9G20的供电范围电源域范围(V)驱动VDDCORE0.9-1.1内核VDDBU0.9-1.1备份VDDPLL0.9-1.1锁相环VDDOSC1.65-3.6振荡器VDDANA3.0-3.6模拟VDDIOP0N/AN/AVDDIOP1N/AN/AVDDIOP1.65-3.6所有外设VDDUSB3.0-3.6USB收发器VDDIOM1.65-1.95或3.0-3.6存储器供电电路设计采用1V和3.3V两种电源，核电压为1V，其余为3.3V，上电顺序如图3.3所示。供电电路中1V电压由5V电压经过DC-DC芯片TPS60500DGSR变换得到，3.3V电压由5V电压经过线性稳压芯片

18、LT1963AEQ-3.3得到，1V电压的上电顺序由比较器LM293和三极管IRLML6402控制。图3.4显示了DC-DC芯片TPS60500DGSR将5V转换为1V的过程，图3.5显示了稳压芯片LT1963AEQ将5V电压转换为3.3V的过程。图3.3 上电顺序时序图图3.4 1V供电电路图3.5 3.3V供电电路ARM供电电路的滤波电容如图3.6所示，图3.6 ARM的滤波电容3.3.3复位电路复位电路主要完成系统的上电复位和系统在运行时用户的按键复位功能。在AT91SAM9G20中，提供系统复位功能的是nRST管脚， nRST管脚上的低电平有效使得AT91SAM9G20复位，复位电路如

19、图3.7所示。图3.7 复位电路3.3.4时钟电路AT91SAM9G20正常工作需要提供启动时钟的慢时钟和正常工作时钟的主时钟2个时钟源。AT91SAM9G20时钟发生器内置慢时钟振荡器、主振荡器、两个PLL及分频器模块，组成框图如图3.8所示。从硬件设计上看，AT91SAM9G20需要外接两个晶体，如图3.9和图3.10所示，在AT91SAM9G20与慢时钟振荡器对应的脚XIN32、XOUT32之间接32.768KHz的晶体，作为AT91SAM9G20的慢时钟；在AT91SAM9G20与主振荡器对应的脚XIN、XOUT之间接18.432MHz的晶体，作为AT91SAM9G20正常工作的各种时

20、钟源。外部晶体的振荡频率最高只有18.432MHz，但是AT91SAM9G20处理器时钟通过编程可达400MHz，这是因为AT91SAM9G20内部有两个锁相环，称为PLLA和PLLB，其中，锁相环A输出400-800MHz的时钟，锁相环B输出100MHz的时钟。图3.8 时钟发生器的组成框图图3.9 接外部晶振作慢时钟图3.10 接外部晶振作时钟源锁相环是一种反馈电路，其作用是使得电路上的时钟和某一外部时钟的相位同步。PLL通过比较外部信号的相位和由压控晶振（VCXO）的相位来实现同步的，在比较的过程中，锁相环电路会不断根据外部信号的相位来调整本地晶振的时钟相位，直到两个信号的相位同步。在数

21、据采集系统中，锁相环是一种非常有用的同步技术，因为通过锁相环，可以使得不同的数据采集板卡共享同一个采样时钟。因此，所有板卡上各自的本地80MHz和20MHz时基的相位都是同步的，从而采样时钟也是同步的。因为每块板卡的采样时钟都是同步的，所以都能严格地在同一时刻进行数据采集。3.3.5存储电路存储电路分为FLASH存储器电路和SDRAM存储器电路。1. FLASH存储器电路由于微控制器运行的代码需要存储在非易失的存储介质中，以确保掉电后程序也不丢失。而AT91SAM9G20只有64K字节片上ROM，这就对片内存储的代码大小提出了限制，而实际嵌入式系统的代码大小一般都超过64K。因此在实际的硬件设

22、计中，会采用外扩的FLASH存储器存放程序代码，目前用的非易失的存储介质通常是FLASH。FLASH 即为闪存，有许多种种类，从结构上分主要有NandFlash、NorFlash等，这些都是目前主流的类型，在嵌入式系统中，一般用FLASH来存放需要永久保存的程序和数据，掉电后不会丢失。而用SDRAM来存放系统运行时的数据，掉电后则消失。 综合各方面的性能，NandFlash更优，它拥有较快的擦除和写入速度（大多数的写入操作需要先进行擦除操作）；在更低的成本上获得更大的容量；它的每个块最大擦写次数是100万次，远高于NorFlash的10万次，拥有更长的使用寿命；并且NandFlash的擦除单元

23、（NorFlash的擦出块单元为64128KB，NandFlash的擦除块单元为832KB）更小，相应的擦除电路更简单。 但是在NandFlash中，位反转的问题更加严重，在使用NandFlash时必须同时使用EDC/ECC算法来确保其可靠性，并且NandFlash器件中的坏块是随机分布的，如果通过可靠的方法不能进行坏块扫描，则将导致较高的故障率。 与此同时，NorFlash闪存的连接方式类似于其他存储器，并可以直接运行代码，而不像NandFlash器件上始终必须进行虚拟映射。并且在NorFlash器件上运行代码不需要任何的软件支持，在进行写入和擦除操作时，NorFlash器件所需要的MTD（

24、闪存技术驱动程序）相对较少，驱动程序还可用于对DiskOnChip产品进行仿零点和闪存管理，包括纠错、坏块处理和损耗平衡。 虽然NandFlash的性能较好，但是Nor Flash 带有SRAM接口,有足够的地址引脚，可以很容易的对存储器内部的存储单元进行直接寻址。在实际的系统中，可以根据需要选择ARM处理器与NorFlash的连接方式。NorFlash的操作最更加方便，电路也更为简易易懂。此外，DataFlash也是目前主流的一种闪存类型。DataFlash是Atmel公司新推出的大容量串行Flash存储器产品，具有体积小，容量大，功耗低和硬件接口简单的特点。它是Atmel私有的接口，与兼容

25、SPI标准。信息从DataFlash芯片被写并且读使用所有微型控制器，非常易于构成微型测量系统。本次设计中，这三种Flash存储我们使用DataFlash，电路图如3.11所示，采用的都是并行存储方式。图3.11 FLASH存储器2.SDRAM存储器电路AT91SAM9G20只有两个16 K字节片上SRAM，而一般程序运行时需要更大的内存，因此在实际的硬件设计中，需要外扩存储空间。SDRAM(Synchronous Dynamic Random Access Memory),即同步动态随机存取存储器，工作需要同步时钟，内部的命令的发送与数据的传输都以它为基准，存储阵列需要不断的刷新来保证数据不

26、丢失。SDRAM的特点是：体积小、容量大、相对价格便宜、存取的速度相对较慢、耗电量小、控制起来相对复杂、需要定时进行刷新操作。SDRAM一般都是行列地址复用的，数据可以自由指定地址进行数据读写。SDRAM是对bank结构，例如在一个具有两个bank的SDRAM的模组中，其中一个bank在进行预充电期间，另一个bank则马上可以被读取，这样可以大大提高存储器的访问速度。在SDRAM芯片中一般会有实现bank选择的引脚，用于实现多个bank的选择。 目前常用的SDRAM为8bit/16bit数据宽度、工作电压一般为3.3V，主要生产厂商为Micron、HynixI、Winbond等，若同类器件具有

27、相同的电气特性和封装形式可通用。但在使用SDRAM时要注意ARM芯片是否具有独立的SDRAM的刷新控制逻辑，若有可直接与SDRAM接口，若无则不能直接与SDRAM连接。 SDRAM通过对电容的充放电完成存储操作，但因电容本身有漏电问题，所以内存中的数据要持续不断地存取，存储在SDRAM中的数据必须不断地刷新以保持数据的完整性，否则数据将会丢失。通常使用特定的刷新电路来对SDRAM中存储的数据进行刷新工作。SDRAM存储器采用2片MT48LC16M16A2P，实现32位位宽数据存取。SDRAM的原理框图如图3.12所示。图3.12 SDRAM的原理框图SDRAM控制信号的引脚介绍：RAS：行地址

28、选通信号，为输入信号，低电平有效。CAS：列地址选通信号，为输入信号，低电平有效。SDWE：写使能信号，为输入信号，低电平有效。SDA10：地址信号，为输入信号。SDCKE：时钟使能信号，为输入信号，高电平有效。CKE信号的用途有两个：一、关闭时钟以进入省电模式；二、进入自刷新状态。CKE无效时，SDRAM内部所有与输入相关的功能模块停止工作。SDCK：时钟信号，为输入信号。SDRAM所有输入信号的逻辑状态都需要通过CLK的上升沿采样确定。SDCS：片选信号，为输入信号，低电平有效。只有当片选信号有效后，SDRAM才能识别控制器发送来的命令。设计时注意上拉。本设计中，SDRAM与AT91SAM

29、9G20的连接电路如图3.13所示图3.13 SDRAM与AT91SAM9G2连接3.3.6网络接口AT91SAM9G20内嵌有以太网控制器，使用DAVICOM公司生产的以太网控制芯片DM9161作为 AT91SAM9G20与以太网连接的物理层接口芯片。DM9161是一款低功耗，高性能的CMOS芯片，支持10和100M以太网传输，主要完成对网络数据的接收解码和对数据帧编码发送。它完全兼容IEEE802.3u l0Base-T/l00Base-Tx标准，同时兼容ANSI X3T12 TP-P如1995标准；支持MII和RMII两种接口模式，方便与AT91SAM9G20互连。DM916l采用0.3

30、5um CMOS技术，3.3V单电源供电，48脚LQFP小封装设计。图3.14 DM916l连接原理图DM916l与AT91SAM9G20硬件连接如图3.14所示。AT91SAM9G20与DM9161采用RMII接口方式互连，RMII的目的是用缩减的引脚数来代替IEEE 802.3u MII。它使用2位进行发送(ETX0与ETX1，对应PA12与PA13)，2位进行接收(ERX0与ERX1，对应PA14与PA15)。有一个发送使能(ETXEN对应PA16)，一个接收错误(ERXER对应PA18)，一个数据有效(ERXDV对应PA17)，以及一个在100Mb/s数据传输速率下，需要50MHz的参

31、考时钟(ETXCK对应PA19)。DM9161的状态中断输出脚(MDINTR)连接在AT91SAM9G20的FIQ(PC13)上，状态中断输出脚需要外接1.5K电阻上拉，当状态发生改变时，比如连接、传输速率、状态中断输出脚由高电平变为低电平。AT91SAM9G20的PA20和PA21与DM9161的MDC和MDIO相连接，其中MDC是管理数据时钟脚，最大时钟速率为2.5MHz：MDIO是管理数据I/0引脚，通过MDC和MDIO可以控制和管理DM9161，可以获得物理层芯片的状态信息和错误信息等。3.3.7串行接口串行接口，即串口，也称串行通信接口，按电气标准及协议来分包括RS-232-C、RS

32、-422、RS485、USB等。RS-232-C、RS-422与RS-485标准只对接口的电气特性做出规定，不涉及接插件、电缆或协议。本系统采用的是目前最常用的RS232接口和RS485接口，如图3.15所示，RS232接口物理层适配采用适配芯片MAX3232完成。RS232接口是在1970年由美国电子工业协会（EIA）联合贝尔系统、调制解调器厂家及计算机终端生产厂家共同制定的用于串行通讯的标准，它的全名是“数据终端设备（DTE）和数据通讯设备（DCE）之间串行二进制数据交换接口技术标准”。传统的RS-232-C接口标准有22根线，采用标准25芯D型插头座。后来的PC上使用简化了的9芯D型插座

33、。本系统采就采用9芯D型插座。RS232C标准所定义的高、低电平信号与AT91SAM9G20系统的LVTTL电路所定义的高、低电平信号完全不同：LVTTL的标准逻辑“1”对应2V3.3V电平，标准逻辑“0”对应0V0.4V电平，而RS232C标准采用负逻辑方式，标准逻辑“1”对应-5V-15V电平，标准逻辑“0”对应+5V+15V电平。因此，需要实现两者间信号的转换。图3.15 RS232接口如图3.16所示，RS485接口物理层适配采用适配芯片MAX483完成。RS485采用差分信号负逻辑，+2V+6V表示“0”，- 6V- 2V表示“1”。图3.16 RS485接口3.3.8 JTAG调试

34、模块调试和测试接口不是系统运行所必须的，但是在现代系统越来越强调可测试性，所以调试、测试接口设计也就显得十分重要了。AT91SAM9G20有一个内置JTAG调试接口，通过这个接口可以控制芯片的运行并得到内部信息。不过在正式产品中不需要这部分电路。JTAG (Joint Test Ation Group)，联合测试行动小组)是一种国际标准测试协议，主要用于芯片内部测试及对系统进行仿真及调试12。JTAG技术是一种嵌入式调试技术，它在芯片内部封装了专门的测试电路TAP(测试访问口)，通过专用的JTAG测试工具对内部节点进行测试。目前JTAG接口的连接有两种标准，即14针接口和20针接口，本系统中采

35、用标准的20针接口方式，其接口如图3.17所示图3.17 JTAG调试模块电路图3.4 FPGA系统电路设计3.4.1 FPGA与ARM的连接FPGA与AT91SAM9G20之间采用并行总线接口，包括1位读、1位写、16位地址、16位数据、2位中断、2位片选，连接关系如图3.18所示。INT1WERDCS5nCS4CFOE/NRDCFWE/NBS3/NWR3IRQ1AT91SAM9G20芯片FPGA芯片A0A15D0D15EEA0A15D0D15EEnCS5IRQ2INT2CS4图3.18 FPGA与AT91SAM9G20的连接3.4.2配置电路本设计采用AS模式配置，如图3.19所示。图3.

36、19 AS模式配置EPCS(Erasable programmable configurable serial)是串行存贮器，NiosII 不能直接从EPCS中执行程序，它实际上是执行EPCS控制器的片内ROM中的代码（即Bootloader），把EPCS中的程序搬到RAM中执行。目前大部分FPGA都是基于SRAM工艺的，而SRAM工艺的芯片在掉电后信息就会丢失，因此需要外加一片专用的配置芯片。在上电的时候，由这个专用配置芯片把数据加载到FPGA中，FPGA就可以正常工作了。FPGA是由存放在片内RAM中的程序来设置其工作状态的，加电时，FPGA芯片将EPROM中数据读入片内编程RAM中，配置

37、完成后，FPGA进入工作状态。掉电后，FPGA恢复成白片，内部逻辑关系消失。因此FPGA能够反复使用，当需要修改FPGA功能时，只需换一片EPROM即可。本系统中采用EPCS16作为EPROM，如图3.20所示。图3.20 配置芯片3.5 DAC电路DAC电路分为并行接口高速DAC电路和串行接口DAC电路，分别由FPGA和ARM控制，高速DAC产生在视放、距离支路、信号处理器、遥控显示板检测时需要的多种形式的动态激励信号，串行DAC产生视放、距离支路、主控制器检测时需要产生的直流激励信号。3.5.1高速DAC电路高速DAC采用AD9744，如图3.21所示，AD9744是14位分辨率的DAC转

38、换器，最大采样速率为210 MSPS。最高功耗只有135mW，在省电模式时的功耗只有15 mW，1.20 V片内基准电压源。无杂散动态范围SFDR：73 dBc（至奈奎斯特频率，20 MHz输出，165 MSPS），80dBc（至奈奎斯特频率，10 MHz输出，165 MSPS），83dBc（至奈奎斯特频率，10 MHz输出，165 MSPS）。工作在125 MSPS和10 MHz输出时的信噪比为77dB。采用28引脚SOIC封装，工作温度为-40度到85度。DAC输出经过放大滤波电路完成差分转单端的电压输出，放大滤波电路采用高速运放AD8047实现，如图3.22所示。图3.21 DAC转换器图3.22 放大滤波电路3.5.2串行DAC电路串行DAC采用AD5323ARU，如图3.23所示，AD5323ARU是双路12比特精度的电压输出型DAC，2路电压由ARM通过SPI接口进行控制，多片DAC通过不同的片选信号控制。 图3.23 串行DAC电路SPI是一种高速的全双工同步的通信总线，在芯片的管脚上只占用四根线，既节约了芯片的管脚，也为PCB的布局节省了空间，简单易用。它以主从方式工作，这种模式通常有一个主设备和一个或多个从