光纤通信课程设计

1、合 肥 学 院课 程 设 计 报 告 题 目： 5B6B译码的仿真与实现 系 别： 电子信息与电气工程系 专 业： 通信工程 班 级： 学 号： 姓 名： 导 师： 成 绩： 2014年 12月 01日现代通信技术课程设计论文题目5B6B译码的仿真与实现设计类型工程应用导师姓名张倩主要内容及目标仿真与实现5B6B的译码，要求：1、了解5B6B译码原理；2、对5B6B译码进行仿真模型设计；3、运用MATLAB软件或硬件描述语言对5B6B译码进行设计，并对各模块进行分析、仿真与验证；4、要求有系统框图，电路原理图，软件流程图，模拟仿真结果图。具有的设计条件计算机MATLAB软件Quartus II

2、软件计划学生数及任务计划需要3人：1人主要进行5B6B译码仿真模型设计；1人用MATLAB仿真实现。1人分析5B6B译码用硬件描述语言的实现方案计划设计进程第12周 查资料了解5B6B译码原理，设计实现方案，并进行仿真第13周 仿真实现5B6B译码，同时完成课程设计报告参考文献1李勇权, 刘永强, 何云状, 樊建明.一种基于FPGA的5B6B编译码的实现J. 微计算机信息 , 2007,(14)2 张少锋, 杨章顺, 戴琦, 齐恒, 冉立新. 光纤数字通信系统5B6B编译码的FPGA实现J. 光通信技术 , 2004,(12)3 刘增基，周洋溢，胡辽林，周绮丽. 光纤通信 (第二版) M. 西

3、安：西安电子科技大学出版社，2008.125B6B译码的仿真与实现摘要：在光纤通信系统中，选取适当的码型，对提高系统的可靠性，实现线路的高速、低误码率、最大容量传输，具有重要意义。5B6B码是mBnB线路码型中的一种。5B6B编码和译码有许多种设计方法，其中主要有基于码表设计和基于集成电路工艺ASIC（专用集成电路）1。5B6B码是常用的线路码型，具有最大相同码元连码数少、定时信息丰富、匀衡性好、误码监视、同步性好等优点。从电端机输入的信号，输出时必须要进行码型变换，才可适合线路传输。5B6B译码是将传输到接收端机的6B数据码流，译成5B数据码流输出；而编码则是将自编数据按照一定的规律，编成6

4、B码组后输出 ，二者互为逆过程。本文介绍了对5B6B码进行译码的电路和VerilogHDL软件功能实现的设计。其中译码对应的编码由编码模块、缓冲模块和并/串转换模块构成。译码部分由译码模块、分频模块和串/并转换模块构成。本文着重介绍了译码的工作原理和译码的进程以及各模块的功能，并对程序和电路译码仿真，最终得出正确的结果。以实现5B6B码译码在理论上的功能实现。关键词：5B6B译码； VHDL语言； FPGA ； Quartus2 ；仿真；目录第一章 软件硬件开发平台简介11.1 Quartus2软件简述11.2 FPGA系统开发流程简介21.2.1 电路设计21.2.2 设计输入31.2.3

5、功能仿真31.2.4 综合优化31.2.5 综合后仿真41.2.6 实现与布局布线4第二章 5B6B译码52.1 5B6B译码原理52.2 5B6B码表设计52.3 5B6B译码模块设计62.3.1译码器的工作原理62.3.2译码电路的电路模块划分72.4 5B6B译码的VHDL程序设计92.4.1 序列产生模块程序设计与仿真92.4.2 译码模块程序设计与仿真112.4.3 缓冲电路程序设计与仿真122.4.4 顶层文件程序设计与仿真14第三章 总结17参考文献17附录 5B6B译码程序及其它选用模块程序18第一章 软件硬件开发平台简介 由于5B6B译码的设计与仿真是要软件做支持和要硬件做平

6、台。所以在设计之前，先介绍一下常用软件Quartus2的使用，接着在介绍一下FPGA系统开发过程。方便下面的说明。1.1 Quartus2软件简述图1 Quartus2软件界面Quartus II 是Altera公司的综合性PLD开发软件，支持原理图、VHDL、VerilogHDL以及AHDL（Altera Hardware Description Language）等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD设计流程。Quartus II可以在XP、Linux以及Unix上使用，除了可以使用Tcl脚本完成设计流程外，提供了完善的用户图形界面设计方式

7、。具有运行速度快，界面统一，功能集中，易学易用等特点。Quartus II支持Altera的IP核，含LPM/MegaFunction宏功能模块库，使用户可以充分利用成熟的模块，简化了设计的复杂性、加快了设计速度。对第三方EDA工具的良好支持也使用户可以在设计流程的各个阶段使用熟悉的第三放EQuartus II 是Altera公司的综合性PLD开发软件，支持原理图、VHDL、VerilogHDL以及AHDLDA工具。此外，Quartus II 通过和DSP Builder工具与Matlab/Simulink相结合，可以方便地实现各种DSP应用系统；支持Altera的片上可编程系统（SOPC）开

8、发，集系统级设计、嵌入式软件开发、可编程逻辑设计于一体，是一种综合性的开发平台。Maxplus II 作为Altera的上一代PLD设计软件，由于其出色的易用性而得到了广泛的应用。目前Altera已经停止了对Maxplus II 的更新支持，Quartus II 与之相比不仅仅是支持器件类型的丰富和图形界面的改变。Altera在Quartus II 中包含了许多诸如SignalTap II、Chip Editor和RTL Viewer的设计辅助工具，集成了SOPC和HardCopy设计流程，并且继承了Maxplus II 友好的图形界面及简便的使用方法。Altera Quartus II 作为

9、一种可编程逻辑的设计环境, 由于其强大的设计能力和直观易用的接口，越来越受到数字系统设计者的欢迎。Altera的Quartus II可编程逻辑软件属于第四代PLD开发平台。该平台支持一个工作组环境下的设计要求，其中包括支持基于Internet的协作设计。Quartus平台与Cadence、ExemplarLogic、 MentorGraphics、Synopsys和Synplicity等EDA供应商的开发工具相兼容。改进了软件的LogicLock模块设计功能，增添 了FastFit编译选项，推进了网络编辑性能，而且提升了调试。支持 MAX7000/MAX3000等乘积项器件Quartus软件包

10、是MAX+plus的升级版本，Altera公司的第四代开发软件。其提供了一个完整高效的设计环境，非常适应具体的设计需要。Quartus提供了方便的设计输入方式、快速的编译和直接易懂的器件编程。能够支持逻辑门数在百万门以上的逻辑器件的开发，并且为第三方工具提供了无缝接口。Quartus支持的器件有：Stratix 、Stratix GX、Stratix、Mercury、MAX3000A、MAX 7000B、MAX 7000S、MAX 7000AE、MAX 、FLEX6000、FLEX10K、FLEX10KA、FLEX10KE、Cyclone、Cyclone 、APEX 、APEX20KC、APE

11、X20KE和ACEX1K系列。Quartus软件包的编程器是系统的核心，提供功能强大的设计处理，设计者可以添加特定的约束条件来提高芯片的利用率。在设计流程的每一步，Quartus软件能够引导设计者将注意力放在设计上，而不是软件的使用上。同时，自动的错误定位、完备的错误和警告信息，使设计修改变得简单容易。另外，Quartus可与MATLAB的Simulink和DSP Builder结合，是开发DSP硬件系统的关键EDA工具，Quartus与SOPC Builder结合，能够开发SOPC（System On a Programmable Chip）系统，是一款很有发展前途的EDA软件。Altera

12、公司的Quartus4.1软件可以在代理商处获得光盘，也可以到Altera公司的网站上下载，其安装与授权文件的获得可以参考MAX+plus的操作过程。1.2 FPGA系统开发流程简介由于5B6B码译码的设计与FPGA系统的设计有相似之处，所以在这里对FPGA系统的开发流程做简要介绍。1.2.1 电路设计在系统设计之前，首先要进行的是方案论证、系统设计和FPGA芯片选择等准备工作。系统工程师根据任务要求，如系统的指标和复杂度，对工作速度和芯片本身的各种资源、成本等方面进行权衡，选择合理的设计方案和合适的器件类型。一般都采用自顶向下的设计方法，把系统分成若干个基本单元，然后再把每个基本单元划分为下

13、一层次的基本单元，一直这样做下去，直到可以直接使用EDA元件库为止。 1.2.2 设计输入 设计输入是将所设计的系统或电路以开发软件要求的某种形式表示出来，并输入给EDA工具的过程。常用的方法有硬件描述语言（HDL）和原理图输入方法等。原理图输入方式是一种最直接的描述方式，在可编程芯片发展的早期应用比较广泛，它将所需的器件从元件库中调出来，画出原理图。这种方法虽然直观并易于仿真，但效率很低，且不易维护，不利于模块构造和重用。更主要的缺点是可移植性差，当芯片升级后，所有的原理图都需要作一定的改动。目前，在实际开发中应用最广的就是HDL语言输入法，利用文本描述设计，可以分为普通HDL和行为HDL。

14、普通HDL有ABEL、CUR等，支持逻辑方程、真值表和状态机等表达方式，主要用于简单的小型设计。而在中大型工程中，主要使用行为HDL，其主流语言是Verilog HDL和VHDL。这两种语言都是美国电气与电子工程师协会（IEEE）的标准，其共同的突出特点有：语言与芯片工艺无关，利于自顶向下设计，便于模块的划分与移植，可移植性好，具有很强的逻辑描述和仿真功能，而且输入效率很高。 1.2.3 功能仿真 功能仿真，也称为前仿真，是在编译之前对用户所设计的电路进行逻辑功能验证，此时的仿真没有延迟信息，仅对初步的功能进行检测。仿真前，要先利用波形编辑器和HDL等建立波形文件和测试向量（即将所关心的输入信

15、号组合成序列），仿真结果将会生成报告文件和输出信号波形，从中便可以观察各个节点信号的变化。如果发现错误，则返回设计修改逻辑设计。常用的工具有Model Tech公司的ModelSim、Sysnopsys公司的VCS和Cadence公司的NC-Verilog以及NC-VHDL等软件。 1.2.4 综合优化 所谓综合就是将较高级抽象层次的描述转化成较低层次的描述。综合优化根据目标与要求优化所生成的逻辑连接，使层次设计平面化，供FPGA布局布线软件进行实现。就目前的层次来看，综合优化（Synthesis）是指将设计输入编译成由与门、或门、非门、RAM、触发器等基本逻辑单元组成的逻辑连接网表，而并非真

16、实的门级电路。真实具体的门级电路需要利用FPGA制造商的布局布线功能，根据综合后生成的标准门级结构网表来产生。为了能转换成标准的门级结构网表，HDL程序的编写必须符合特定综合器所要求的风格。由于门级结构、RTL级的HDL程序的综合是很成熟的技术，所有的综合器都可以支持到这一级别的综合。常用的综合工具有Synplicity公司的Synplify/Synplify Pro软件以及各个FPGA厂家自己推出的综合开发工具。 1.2.5 综合后仿真 综合后仿真检查综合结果是否和原设计一致。在仿真时，把综合生成的标准延时文件反标注到综合仿真模型中去，可估计门延时带来的影响。但这一步骤不能估计线延时，因此和

17、布线后的实际情况还有一定的差距，并不十分准确。目前的综合工具较为成熟，对于一般的设计可以省略这一步，但如果在布局布线后发现电路结构和设计意图不符，则需要回溯到综合后仿真来确认问题之所在。在功能仿真中介绍的软件工具一般都支持综合后仿真。 1.2.6 实现与布局布线 实现是将综合生成的逻辑网表配置到具体的FPGA芯片上，布局布线是其中最重要的过程。布局将逻辑网表中的硬件原语和底层单元合理地配置到芯片内部的固有硬件结构上，并且往往需要在速度最优和面积最优之间作出选择。布线根据布局的拓扑结构，利用芯片内部的各种连线资源，合理正确地连接各个元件。目前，FPGA的结构非常复杂，特别是在有时序约束条件时，需

18、要利用时序驱动的引擎进行布局布线。布线结束后，软件工具会自动生成报告，提供有关设计中各部分资源的使用情况。由于只有FPGA芯片生产商对芯片结构最为了解，所以布局布线必须选择芯片开发商提供的工具。 第二章 5B6B译码2.1 5B6B译码原理5B6B译码是编码过程的逆过程，也就是把6B码流按照算法规则译成5B码流。译码的输入是6B码流。自然而然它是由编码得来的。在5B6B码中，5位字符共有32种不同的组合码字。而6位字符共有64种不同组合的码字。所以不可能是一一对应的映射。为了使“0”码“1”码出现的机会相同，为了减小直流漂移和避免出现长连“0”和长连“1”的码组，必须要进行码组的变换，其中涉及

19、6B码组的模式选择。首先引入游程差D的概念，他表示在码字中“0”元的数目减去“1”元的数目的差值。由于6B码字位矢量宽度为偶数，所以有简单计算可知D的值D=0,+2,-2.+4,-4,+6,-6.。在64种所有可能之中，D0为20个，它可以用来表示5B与6B的映射关系。因为根据线路传输要求，应尽量选择游程差值小的码组。D=+2和2的码子总共有30种。如果在这里直接采用32种之间的一一映射关系，将会无法满足线路传输的要求。可能还会出现长连“0”和长连“1”的现象。为解决这个问题，必须要进行6B的码表设计。而其它的码组作为不允许使用的码组和禁用码组，如6B码流“011000000110”、“111

20、111”、“000000”前者是由于使用了不允许使用的码组而造成的；后者是由于使用了禁止码组。有了码表，就可以按照码表进行设计了。2.2 5B6B码表设计码表设计的原则是： “0”码和“1”码出现的概率相等 减小最大同符号连续数的数目 选取游程差值D值小的码组为了达到以上设计目标，引入模式概念。6B码有模式1和模式2。定义模式1为正，模式2为负；模式1和模式2交替出现。设计的码表为：表1 5B6B码表序号输入二元码组（5bit）输出二元码组（6bit）        5B6B1  （00）  &

21、#160;     5B6B2  （01）模式1模式2模式1模式200000000011100011101011110100010000101110001110010011101100020001011000111000101101110010030001110100110100100011100011140010001101001101010101101010050010101001101001100101100101160011010110010110000110100110170011111100100011000111000111080

22、100010011010011011001100110090100101010101010101001101001110010100101111010000101010101011101011100111011000010110010110120110010101101010001100101100113011010111101000010110100110101401110101110010001011100011100150111111010011010010110101001016100000010110010110111011000101710001011101100010100011

23、100011181001001101110010010010110010119100111101010010101001101001102010100110110001001101001101001211010111101000010110101010101022101101010101010101011001011002310111011001011001110101001010241100010110101001011000111000125110010011010011011100101100102611010110010110010110100110100271101101011001

24、011011100100011028111001001011001011110001110002911101100011100011101110010001301111000111000111011011000100131111111110001110001110100001012.3 5B6B译码模块设计根据FPGA系统开发的设计步骤，把5B6B的译码电路分成若干模块。由FPGA的主流设计方法-自顶向下的设计原则，可以将5B6B的译码电路的功能行为用原理框图表示出来。进而可以设计出各功能模块。2.3.1译码器的工作原理在本地脉冲的驱动下，通过时钟变频器产生用于电路工作的时钟脉冲，也可不由变频

25、器产生，可直接产生时钟用于电路。输入的码流通过串并变换和缓存电路产生6B码组，再通过译码电路的译码功能，译码成相应的5B码组，这样就完成了5B6B的还原。 CLK1串并变换电路 缓存电路6B码流输入译码电路并串变换电路5B码流输出 CLK1CLK时钟 CLK1图2 译码原理图2.3.2译码电路的电路模块划分根据3.2.1节的译码电路的原理框图，在实际设计中，应结合实际和VHDL语言的描述特性，可把译码电路划分为以下模块。它们分别是：串并变换模块、译码模块、并串变换模块、序列生成模块和其他相关模块（去抖动模块4、缓冲电路设计等配套模块）。以下重点介绍前四模块的设计思路，后几个模块会给出程序。（1

26、） 序列产生模块 该模块首先通过按键cout控制，当cout为0时清零，cout为2时输出序列一个24位的序列，由于在设计时采用了循环技术，又避免了信号的重叠和覆盖 ，所以将产生所需要的6B序列。可以通过按键的值来控制输出的序列值。数据经过编码过后将变成是六位的序列，序列在光线中传输时，由于各种原因，可能产生禁码5-6或不被使用的码字。（2）串并变换模块7的主要功能是将串行输入的码流并行输出。对于6B码流来说，在进行查表之前必须要先将其转换成6BITS每组的并行码流，然后把并行的6B码组收集起来，进行查表操作。对于5B码流，即为转换成5BITS每组的并行码流。此模块本文采用CLK1作为其工作时

27、钟，在整个时钟周期里，将输入的串行码流并行输出。用VHDL语言描述为：process(CLK1)begin Q<=Qa&Qb; Q<=ymin; Qa<=Q(11 downto 6); Qb<=Q(5 downto 0); end process;程序中Q、Qa、Qb都是结构体的中间信号，ymin是输入信号。Q的宽度是十二位的，这要和输入信号ymin相对应。（3）译码模块主要负责输入的并行码组的译码。本文采用CLK2作为其工作时钟。此模块是整个译码电路的核心部分。在整个编译码过程中，要解决的问题有：监视和禁码处理问题，时序同步问题，模式转换问题。因为在6B码中，

28、我们选择了其中的46个码组，由于传输线路的错误，如色散等问题的存在，在每种模式下都有可能出现未被采用的码组，这些我们称之为禁码。根据光纤通信实际情况，本设计用“重传”的方法来解决这一问题。但用重传的方法来解决问题，必须要知道哪一数据出现错误。为找到错误源，要对编码电路进行错误排查。可在编码后直接输出，然后进行码表对照，却对是否有错误码。在线路传输时，注入一定数量的冗余码，冗余码是按照6B码，按照一定的规律计算出来的。在接收端，在对6B数据进行计算，比较二次计算得来的冗余码，看是否相同。如果相同，则传输无误；不同则传输有误。译码过程采用CASE语句8-11来表达，如用VHDL语言描述，case

29、Qa is when "010111" => Q<= "00000" when "100111" => Q<= "00001" when "011000" => Q<= "00001" when "011011" => Q<= "00010" when "100100" => Q<= "00010" when "100101&q

30、uot; => Q<= "10010" when "100110" => Q<= "10011" when "101001" => Q<= "10100" when "101010" => Q<= "10101" when "101100" => Q<= "10110" when "110101" => Q<= "1

31、0111" when "001010" => Q<= "10111" （4）并串变换模块的主要功能是将并行的码流串行输出，具体功能和实现方法与串并变换模块的功能相近，在此不再说明了。工作时钟采用CLK3。process(CLK3) begin output<=Qc & Qd; end process; ymout<=output;Qc、Qd、output都是中间信号，ymout是输出信号。2.4 5B6B译码的VHDL程序设计在第3.2.2节中，讲到了模块的划分，只是想让读者了解5B6B译码模块设计的过程。但在具

32、体的实际设计时，一个大模块中可以在划分为若干小模块。为了精简代码，把串并转换和并串转换可以合并为一个模块，要灵活的把模块化分运用到设计中去，总之可根据实际需要设计模块。经过研究5B6B译码模块的实现有多种。可选择如下的模块精简易行。其中串并转换模块和并串转换模块在序列产生模块和译码模块中都有所体现。2.4.1 序列产生模块程序设计与仿真该模块的主要功能是产生一个24位的序列.当按键cout=0时,make_6b模块清零,输出是24位的全零;当按键cout=1、2、3、4、5、6、9、10时，分别输出一份是24位的序列；当按键cout=7时输出高阻态值；当cout=8时，输出禁码"11

33、1111111111111111111111"编译成功后，创建的元件make_6b逻辑框图图3 make_6b框图该元件图可以方便下面的顶层文件的设计。如果顶层文件你用原理图设计，那这一步你必须要做。仿真成功后，仿真图形如下：图4 make_6b cout=0时仿真图图4make_6b cout=0时仿真图。当cout=0时将把make_6b这一模块清零，从图4中可以看出输出decode_ymin是一个24位的零值。图5 make_6b cout=7时仿真图图5 make_6b cout=7时仿真图，当cout=7时将输出高组态，高阻态是一个不确定值，由输出可以看出是正确的。图6 m

34、ake_6b cout=8禁码产生时仿真图图6 make_6b cout=8禁码产生时仿真图，为了模拟序列在光纤中传输时受到干扰，变成是禁码。当cout=8时，将输出禁码"111111111111111111111111"。从输出可以看出是正确的。图7 make_6b cout=2产生时仿真图图7 make_6b cout=2输出“100110011001100110011001” 。 由图4，5、6、7可以知道make_6b这一模块的程序仿真是正确的。具体代码实现见附录。2.4.2 译码模块程序设计与仿真该模块的功能是将序列产生模块产生的序列进行译码。译码的方法是通过调用

35、码表来实现的。即把码表当成是函数，输入几位得就调用几次。如输入24位的就需要调用4次。这样做的好处是代码书写量小。子程序不可像进程那样可以从其他进程中进行赋值操作，而只能调用后进行端口映射；函数的return的数字类型不能加宽度。decode_change6bto5b程序清零赋值给decode_output ，而不能给decode_ymout因为进程里面必须是中间信号，而不可是外部引脚。也可以不通过调用函数来实现，用比较笨拙的方法来实现，可以书写四次码表。但这样做的话，程序就很繁杂而冗余。程序的流程图如：decode_ymin24位译码decode_ymout 20位图8译码decode_ch

36、ange6bto5b流程图编译成功后，创建的元件decode_change6bto5b逻辑框图图9 decode_change6bto5b逻辑框图仿真成功后，仿真图形如下：图10 decode_change6bto5b reset=0时仿真图图10 decode_change6bto5b reset=0时仿真图。当reset=0时将复位，直接在输出端口decode_ymout输出20为的零值。从图中可以看出仿真是正确的。图11 decode_change6bto5b无禁码时仿真图图11中6B码为“010101010101010101010101”，通过译码为5B“0101001010010 1

37、001010”，通过查表可知为正确结果。图12 decode_change6bto5b禁码时仿真图图12为为禁码时的仿真，输出结果为“00000000000000000000”为正确结果。由图10，11,12huanchong_cir这一模块的VHDL程序设计是正确的。具体代码实现见附录。2.4.3 缓冲电路程序设计与仿真缓冲电路的作用是等序列产生电路序列产生好了以后，在进行输出译码。也在序列产生模块make_6b和译码模块decode_change6bto5b之间，起速度缓冲作用。这功能必须要通过按键set来操作.如当set=1时使能.程序的流程图如下： set =1 decode_ymin

38、 不等1 高阻态图13 缓冲电路huanchong_cir流程图编译成功后，创建的元件huanchong_cir逻辑框图图14 huanchong_cir框图仿真成功后，仿真图形如下：图15 huanchong_cir set=1时仿真图图15 huanchong_cir set=1时仿真图。当set=1时，高电平有效，把输入传给输出，从图15中我们可以看出结论是正确的。图16 huanchong_cir reset=0时仿真图图16huanchong_cir set=0时仿真图。当set=0时低电平将不输出输入值，而输出一个高组态值，这个值各种EDA软件会给出不同的值，从图16中我们可以看出

39、仿真是正确的。由图15、16缓冲模块的VHDL程序设计是正确的，具体代码实现见附录。2.4.4 顶层文件程序设计与仿真其实顶层文件的设计可以用各模块的实体连接电路图来实现。这样做的好处是方便易懂易实现。但从本质上讲，这方法不符合FPGA的自顶向下的设计思想；只有用纯的VHDL语言设计，才符合自顶向下的设计思想。所以，我还是选择用VHDL语言来实现顶层文件。程序的流程图如下：make_6bHuanchong_cirdecode_change6bto5b图17 顶层文件_decode流程图编译成功后，创建的元件_decode逻辑框图：图18 _decode框图表2 顶层文件端口表PortWidth

40、DirectionDescriptionclk1Input全局时钟输入reset1Input系统复位按键输入set1Input缓冲电路使能端输入cout11Input系统按键序列控制输入decode_ymout20Output系统输出仿真成功后，仿真图形如下：图19 _decode cout=0清零仿真图图19_decode ，cout=0清零仿真图。当_decode编译成功后，可以对顶层文件进行仿真了。图20 _decode 禁码输入时仿真图图20禁码输入，cout=8时输入为禁码，6B输入“111111111111111111111111”5B为“000000000000000000000

41、000”该结果正确。图21 _decode 无禁码输入时仿真图图21_decode cout=5时输入6B码“101010101010101010101010”无禁码输入时仿真图。当无禁码输入时，将按照码表进行译码。5B为“1010110101101011010110101”查码表可以看出译码是正确的。整个系统的译码仿真图，是正确的。由图19、20、21顶层文件模块设计的VHDL语言设计是正确的，至此，整个系统仿真完毕。具体代码见附录。第三章 总结在整个5B6B译码设计的过程中我们的设计思路来源于自顶向下的EDA设计流程，实现译码模块的整体功能的仿真实现，主要将译码设计分为串并转换模块、缓冲模

42、块和译码模块三个系统模块。缓冲模块和串并转换模块的VerilogHDL语言编写比较简单易懂，具有与C语言类似的逻辑描述思路。在系统同步时钟信号作用下，在Quartus II上对各个模块分别进行了波形仿真，最终的输出信号符合设计的要求，并作为译码模块的输入信号送入译码部分进行译码。其中遇到的最大困难是6B码字的禁码字的检错和译码逻辑设计，本论文设计处理将禁码假设成一种误码情况设计出对应的译码码表，从而解决和译码过程中任何6B码字都可以译出相应的信源码，将码流送入串并转换模块后，最后输出在系统的译码模块译成了正确的5B码，也会出现错误，因为译码有两种转换模式交替不是一一对应的关系。但其中通过参照码

43、表验证了设计过程的正确性，在Quartus II环境下的波形仿真图体现了每一个模块的功能实现。整个5B6B译码设计与仿真始终围绕着模块化的设计思想和高度的概括性硬件描述语言VerilogHDL展开论文的设计工作，因此软件的编写和调试是论文设计的重点，在编译和调试程序过程中经常遇到语法和逻辑错误。为此查阅了不少相关方面的资料，为正确得到仿真结果提供了理论基础和实践导向。设计论文过程中遇到不少功能实现的具体困难，尤其是对实现译码功能模块的VHDL语言的硬件电路实现的描述。从中深入体会到VerilogHDL语言软件语法的灵活性和Quartus II强大的功能仿真能力。通过本次课程设计，我们深深的感觉

44、到培养了自己对于理论与实践相结合的能力。为将来从事专业化工作提供了锻炼的机会，打下了坚实的理论基础和丰富了设计思想。最后还要感谢张倩老师最我们的专业性指导，在其教诲下，我们掌握了坚实的专业知识基础，为我们以后的扬帆远航注入了动力。参考文献1李勇权, 刘永强, 何云状, 樊建明.一种基于FPGA的5B6B编译码的实现J. 微计算机信息 , 2007,(14)2 张少锋, 杨章顺, 戴琦, 齐恒, 冉立新. 光纤数字通信系统5B6B编译码的FPGA实现J. 光通信技术 , 2004,(12)3 刘增基，周洋溢，胡辽林，周绮丽. 光纤通信 (第二版) M. 西安：西安电子科技大学出版社，2008.1

45、2附录 5B6B译码程序及其它选用模块程序序列产生模块make_6b代码library ieee;use ieee.std_logic_1164.all;entity make_6b is port ( clk1 : in std_logic; decode_ymin: out std_logic_vector(23 downto 0); decode_6bin: out std_logic_vector(23 downto 0); cout: in integer range 10 downto 0);end;architecture decode_bf5_3 of make_6b is s

46、ignal datainte_a: integer range 10 downto 1; signal datastd_b: std_logic_vector(23 downto 0); begin por1: process(clk1,cout) begin if cout=0 then decode_ymin<="000000000000000000000000" elsif clk1'event and clk1='1' then datainte_a<=cout; case datainte_a iswhen 6 => -d

47、atainte_a<=1; datastd_b<= "010101010101010101010101"when 5 => -datainte_a<=datainte_a+1; datastd_b<="101010101010101010101010"when 4 => -datainte_a<=datainte_a+1; datastd_b<="110011001100110011001100"when 3 => -datainte_a<=datainte_a+1; dat

48、astd_b<="001100110011001100110011"when 2 => -datainte_a<=datainte_a+1; datastd_b<="100110011001100110011001"when 1 => -datainte_a<=datainte_a+1; datastd_b<="011001100110011001100110"when 7 => datastd_b<="ZZZZZZZZZZZZZZZZZZZZZZZZ"when

49、 8 => datastd_b<="111111111111111111111111"when 9 => datastd_b<="010100001011001101001110"when 10 => datastd_b<="100111000111011010111000" end case; decode_ymin<= datastd_b;decode_6bin<= datastd_b; end if; end process; end decode_bf5_3 ;译码模块decod

50、e_change6bto5b代码library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;entity decode_change6bto5b is port ( clk1 : in std_logic; reset: in std_logic; decode_b6: in std_logic_vector(23 downto 0); decode_ymin: in std_logic_vector(23 downto 0); decode_ymout: out std_logic_vector(19 downt

51、o 0); function yima_decode(Qa: in std_logic_vector(5 downto 0) return std_logic_vector is variable Qc: std_logic_vector(4 downto 0); begin case Qa is when "010111" => Qc:= "00000" when "101000" => Qc:= "00000" when "100111" => Qc:= "000

52、01" when "011000" => Qc:= "00001" when "011011" => Qc:= "00010" when "100100" => Qc:= "00010" when "000111" => Qc:= "00011" when "101011" => Qc:= "00100" when "010100" =&

53、gt; Qc:= "00100" when "001011" => Qc:= "00101" when "001101" => Qc:= "00110" when "001110" => Qc:= "00111" when "110011" => Qc:= "01000" when "001100" => Qc:= "01000" when &qu

54、ot;010011" => Qc:= "01001" when "010101" => Qc:= "01010" when "010110" => Qc:= "01011" when "011001" => Qc:= "01100" when "011010" => Qc:= "01101" when "011100" => Qc:= "01

55、110" when "101101" => Qc:= "01111" when "010010" => Qc:= "01111" when "011101" => Qc:= "10000" when "100010" => Qc:= "10000" when "100011" => Qc:= "10001" when "100101" =

56、> Qc:= "10010" when "100110" => Qc:= "10011" when "101001" => Qc:= "10100" when "101010" => Qc:= "10101" when "101100" => Qc:= "10110" when "110101" => Qc:= "10111" when "001010" => Qc:= "10111" when "110001" => Qc:= "11000" when