SDRAM控制器课设报告完整

1、SDRAM 控制器课设报告姓名北京至芯科技FPGA培训课程2016年4月30日星期六目录一、SDF控制器设计 21.1 SDR控制器的顶层设计 21.1.1 基本需求 31.1.2顶层框图符号 31.2 SDR控制器的上电序列 31.2.1 上电序列的架构设计 31.2.2 上电序列的状态机设计（STG 31.3 SDR控制器的上电和刷新序列 31.3.1 顶层架构 31.3.2刷新序列模块的状态机设计（STG 31.4 SDR控制器的上电刷新读写序列（完整控制器设计） 31.4.1顶层设计 3142顶层设计 5143写序列设计 6144读序列设计（有跨时钟域问题） 7145主控制器设计 9二

2、、DDR2空制器设计 102.1编写自己的控制器 102.1.1 顶层设计 102.1.2顶层架构 112.2使用Altera的IP核（DDR2 HPCI，数据块搬运模块例子） 132.2.1 数据块搬运模块顶层 132.2.2数据块搬运模块的状态转移图 14三、DDR3空制器设计 15一、SDF控制器设计1.1 SDR控制器的顶层设计sdr cs1.1.1 基本需求1.1.2顶层框图符号1.2 SDR控制器的上电序列1.2.1上电序列的架构设计1.2.2done上电序列clksoft r的状态态机设计（sdr_cSTG sd_ sdr_c sdr w sdr_a sdr bSDRcnt<

3、;T1DR控制器的上电和刷1.3 S1.3.1cmd='pS0cnS1Td*_dq S2cikt 0>=T cn t=0cnt<tR cn t=c sdr 二f sdrA10ln+ cnt>=t cnt=0RS3cnt< cnt=c崛 ref dref fsmGref e 1 D 11 01 1 1ret bUs.-ck*7WINH1.3.2刷新序列模块的状态机设计GTp+ cn t>= cn t=0S5cnt<t cnt=cn t>=t cn t=0ToS4Tp+ cn t>=t cn t=0cnt<tR cn t=cRSS0T0

4、cn t>=tS2S1cnt<tR cn t=ccn t<tR cn t=cS3cn t=0 T0+ cnt>=t1.4 SDR 控制器的上电刷新读写序列（完整控制器设计） -rScmd='1A1 N顶层设计说明：1.突发长度BL=4,本地数据宽度=16*4=64; 2.忽略数据写掩码,DQM台终为03.全部读写命令均使能APlocal wdatsdr basdr cklocallocal rdatsdr_dqmlocalsdrlocal elk顶层接口正常和非正常的写时序:sdrlocalocalno rmal( 正常localIim kii rai ! li

5、 imabnormal(非locallocalvadon'顶层接口正常離和非E正常的读时序:ilocaTvadon''sdrloca"IUIlocalno rmal( 正常local locallocalva 八 don' tlocaldon' tvasdr cs142顶层设计initinitinit fsinit buref dref fsmref e "clkclkref bussdr m16amux selwr dowrite fwr_e n clkwr_bussmin t_dq »sdr_dqrow aba_ad c

6、ol awrite Iout ensdr clkwdatard dord_bussdr reard_en clksdr2' b_capturrow aba ad col ardatalocal 崛 local_local_ad_Ireydat -gsoarres 4 local_rdat localcon trolin itin it_ref_dref ecrfolocalsdlpllrd en wr_do scwrce n“ wdatardatadsoftTefT*rrrref timciapuusscrow_a ba_ad col a ref timrst delsoftsdr d

7、river v1143写序列设计写序列时序:写序列模块的STG( BL=4：rst cmd='N144读序列设计（有跨时钟域问题）读序列架构：crd_busrd_enrd_donesdr_rea说明：1. 装配器Fitter 的fit_en 有效时，将dq_sys装配到rdata，此时，若fit_load=0 ，则装配到 rdata15:0, fit_load=1则装配到 rdata31:16, fit_load=2则装配到rdata47:32, fit_load=3 则装配到 rdata63:482. 再同步寄存器链的长度为2 (SL=2)读序列时序设计(CL=2 BL=4, SL=

8、2, AP模式，ctRCD=2!P tRCD 屮 CL=2! SL=2 UH ! t !Hi!£IE!丨ii!c1gJBEll1sdr_clcmd|'acT noP1NOPijii；:js1i i=rilijMF |；jr x JRow x"co*i=i:i Iiaxjii1ii :J 一iir1CTCi i:VaTLxn jii-IE厂Ii3i- :iisdrD0DD3i= :i i:dq_cinvan X ;D0 D)1 X D2 D3r inva:dq s.invadq_sinvaD0 D1 D2 D3 invfit_fi!_0123rdat3147 63读序

9、列状态机设计cn t<ctRcn t<CL+toRt3SSSS7(rerstRSOS1ctREFS=0SSS1wrrwr donerd doneinit en!rd睥S1 t1145主控制器设计wr_en=1心S1部分算法流程图ASM charts:ref_time>=cn t>=ctRcn t>=CLCD-1+SL-1STG:!init doneinit doneref dord_en=1wrreqrst cmd='NS2、DDR2空制器设计2.1编写自己的控制器2.1.1顶层设计说明：1.突发长度BL=4,本地数据宽度=16*4=64; 2.忽略数据写

10、掩码,DQM台终为03. 全部读写命令均使能AP1local wdatlocalddr_ck ddr odlocal rdatddrlocalddr cllocal elkddr_dq ddr dm ddr_dq2.1.2顶层架构controlcon trol_con trol_ddr_c *ref_ddr2_pllcglobalwiteres yncpostamblePt ddr2_pllsoft reseinit wr_do mux_s dll addlocal_init local_ local_ad local_wdat locallocal_rdat 廿 local_ hocal_c

11、lkddr2fsmrefdll_ctdll_upclddr2_dllsoft_rref dwr e.rd_e *rd doclsoft resdii off row_a col a'wdatddr2 driver数据块搬运模块例子）2.2 使用 Altera 的 IP 核(DDR2HPCII, 说明（基本需求）：1. 使用DDR2 HPCII构建的数据搬运模块2. 本地突发长度设置为4 （local_size=4 ）3. 全速运行设置4. DDR2器件采用16位宽，4Bank,速度667Mbps存储器时钟333MHz5. 数据搬运尺寸设置为LPM参数DEPTH=512即512本地字（全

12、速情况下字宽为 32）6. 数据搬运模块具有块搬运启动命令 start。start命令启动一次从source至target的搬运7. 数据搬运模块具有块搬运清除命令 clear。clear命令启动一次从target区的清零 2.2.1数据块搬运模块顶层bmsource adlocal addr local writmembm fsmlocal wdatbm_hpccs nmemMT48LC32M6A2 (DDR2,/I1bm_stalocal_readmem_casbm_do nlocal_bursmem we* mem_addrbm_clelocal_be3mem_balocal_sizemem_ckelocal_mem_odtlocal rd local_rd母 mem_dq1local_re* mem dqs mem_dm1local_i nmem_clkmem_clk_phy_clkv4 soft_resref_clk>globalblock_move_16022.2.2数据块搬运模块的状态转移图rstlocal in!stastartlocal address=0!log_rd!local_rd&m_do ne=0local rdat 厂