大工CMOS数字集成电路总复习

1、CMOS数字集成电路总复习2012.1.18题型 简答/名称解释 设计 版图概念概念体效应定义1：体效应是指在反应过程中的某个阶段（通常是决定性步骤）中由于空间结构拥挤而产生的一种效应这个效应与基团的大小有关定义2： 超微粒体积小且所含原子少许多现象不能用通常会有无限个原子大体积的本体物性来解释这种效应称为体效应.半导体超微粒还具有另外两种效应：由于我流子运动在三维方向上均受到限制而产生的量子尺寸效应以及结构外形与粒子尺寸密切相关而产生的形状效应组合逻辑、时序逻辑静态电路、动态电路有比逻辑、无比逻辑D触发器、锁存器(Latch)动态电路分为几个工作过程？预冲-求值功耗分类：静态功耗、动态功耗、

2、短路功耗、漏功耗简答MOS管NMOS管符合PMOS管符合G=1开关合上，0断开（1代表VDD，0代表GND）G=0开关合上，1断开N有源区P有源区NMOS管剖面图Gate oxiden+SourceDrainp substrateBulk (Body)Field-Oxide(SiO2)n+Polysilicon GateLW简单的的串联、并联关系XYABY = X if A and BXYABY = X if A OR BNMOS Transistors pass a “strong” 0 but a “weak” 1Y=ABY=A+BCMOS反相器电路VDDVoutVinCMOS 反相器电压

3、转移特性曲线 (VTC)Impact of Process Variation on VTC CurveVin (V)Vout (V)NominalGood PMOSBad NMOSBad PMOSGood NMOSlProcess variations (mostly) cause a shift in the switching thresholdttsnfpfnspVTC is Data-DependentABF= A BABM1M2M3M4CintVGS1 = VBVGS2 = VA VDS10.5/0.25 NMOS0.75 /0.25 PMOSqThe threshold volt

4、age of M2 is higher than M1 due to the body effect ()VTn2 = VTn0 + (|2F| + Vint) - |2F|) since VSB of M2 is not zero (when VB = 0) due to the presence of CintVTn1 = VTn0DDSSweakerPUN电压传输特性：数据相关的静态波形设计题Example of Inverter (Buffer) StagingCL = 64 Cg,1Cg,1 = 11CL = 64 Cg,1Cg,1 = 118CL = 64 Cg,1Cg,1 = 1

5、1416CL = 64 Cg,1Cg,1 = 112.8822.6N f tp1 64 652 8 1834 154 2.8 15.3tp = N tp0 (1 + f) A compound CMOS logic gatecabf)(cabVout)(4选1，MUX（传输管实现）传输管实现4选14-to-1 multiplexorDCVSL与门与门: A=X1X2，并说明与复杂并说明与复杂CMOS门相比的优缺点门相比的优缺点2121XXXXAQ21XXAQ同时是与门、与非门、或门同时是与门、与非门、或门优点：PMOS管数量减小 可同时实现原逻辑、非逻辑缺点：功耗较大， 毛刺现象较严重Dyna

6、mic Power Consumption is Data DependentABOut001010100110Dynamic 2-input NOR GateAssume signal probabilities PA=1 = 1/2 PB=1 = 1/2Then transition probability P01 = 3/4 ,静态：3/4*1/4Switching activity can be higher in dynamic gates!静态门翻转概率：P=P0*P1 (先0后1)动态门翻转概率：P=P0=N0 - 2N4输入动态NAND门： P(A=1)=0.2 P(B=1)=

7、0.3 P(C=1)=0.5 P(D=1)=0.4活动性=？只要当输出在上一个求值阶段被放电时，预冲阶段就会发生01翻转MS ET Timing Properties 假设理想CLK# 建立时间(开关两端逻辑稳定，传到Qx)： 传播延迟(QM Q)（Qx与QY同时到） 保持时间(T1关断，D和clk都经过I1，)：3 * tpd_inv + tpd_txtpd_inv + tpd_txZero,如果没有I1呢？QxQY时序分析 理想时钟Under ideal conditions (i.e., when tclk1 = tclk2)T tc-q + tplogic + tsuthold tcdlogic + tcdregD QR1CombinationallogicD QR2clkIntclk1tclk2tc-q, tsu,thold, tcdregtplogic, tcdlogic画出6管 SRAM单元，并简述工作