通信原理课程设计教材

1、MAX+PLUS IIMAX+PLUS II学习课件学习课件( (中文版中文版) )Max+Plus IIMax+Plus II用户用户使用入门指南使用入门指南12/8/20211MAX+PLUS II学习课件目录第一章 Max+PlusII的功能及系统要求第二章 Max+PlusII的安装向导第三章 Max+PlusII的设计流程第四章 图形输入方法的设计过程第五章 工具条和常用菜单选项说明第六章 图形的层次化设计及BUS使用第七章 硬件语言描述输入法第八章 混合设计输入法第九章 基于LPM的设计功能第十章 应用中常见错误及处理方法12/8/20212第一章 Max+PlusII的功能及系统

2、要求Altera公司的MAX+PLUS II 软件是最易学、最易用的可编程逻辑器件开发软件。其界面友好，集成化程度高，包含设计综合仿真等。返回目录12/8/202131.1MAX+plus II 10.2 II 10.2的功能的功能n独立的运行环境独立的运行环境设计输入设计输入设计编译设计编译 验证和编程验证和编程EDIFLPM及其他及其他EDIFVerilogVHDLSDF标准 EDA设计输入:标准的 EDA设计验证方式:CadenceMentor GraphicsLogic ModellingSynopsysViewlogic其他方式CadenceMentor GraphicsOrCADS

3、ynopsysViewlogic其他输入方式MAX+PLUS II 编译器图形设计输入文本设计输入(AHDL, VHDL, Verilog HDL)波形设计输入Design Entry分层设计输入版图编辑设计规则检查逻辑综合装入器件多器件划分自动错误定位定时驱动编译定时仿真功能仿真多器件仿真定时分析器件编程12/8/202141.1MAX+plus II 10.2 II 10.2的功能的功能n支持的器件支持的器件所支持的器件有：ACEX1K,EPF10K10, EPF10K10A, EPF10K20，EPF10K30A以及MAX 7000系列（含MAX7000A, MAX7000AE, MAX

4、7000E, MAX7000S），EPM9320, EPM9320A, EPF8452A, EPF8282A，FLEX 6000/A 系列，MAX 5000系列，ClassicTM系列。n设计输入设计输入常用的设计输入方法有： 通过图形编辑器，创建图形设计文件（.gdf）; 通过文本编辑器，使用AHDL语言，创建文本编辑文件（.tdf）；使用VHDL语言，创建文本设计文件（.vhd）；使用Verilog HDL语言，创建文本设计文件（.v）。 通过波形编辑器，创建波形设计文件（.wdf）等。12/8/202151.1MAX+plus II 10.2 II 10.2的功能的功能MAX+PLUSI

5、I的图形编辑器MAX+PLUSII的文本编辑器MAX+PLUSII的符号编辑器MAX+PLUSII的版图编辑器顶层文件.gdf顶层设计文件可以是下列格式：.gdf,.tdf,.vhd,.sch,和.edf.wdf.vhd.v.sch.edf.xnf图形文件波形文件文本文件图形文件文本文件文本文件从其他EDA工具输入OrCADSynopsys,ViewLogic,Mentor Graphics,等厂商的等厂商的EDIF文件文件XilinxMAX+PLUSII自身产生VHDL/Verilog波形输入波形输入图形输入图形输入.tdf文本文件AHDL设计输入文件描述图12/8/202161.1MAX+

6、plus II 10.2 II 10.2的功能的功能设计输入总结图设计文件设计文件支持文件支持文件MAX+PLUSII图形编辑器MAX+PLUSII文本编辑器MAX+PLUSII符号编辑器MAX+PLUSII波形编辑器.gdf.tdf.vhd.sch.edf.xnfMAX+PLUS II第三方第三方 EDA工具工具.sym.inc用户用户.wdf.lmf12/8/202171.1MAX+plus II 10.2 II 10.2的功能的功能n设计编译设计编译 通过MAX+plus编译器，可检查项目是否有错，并对项目进行逻辑综合，然后配置到一个ALTERA器件中，同时产生报告文件、编辑文件和用于时

7、间仿真的输出文件。n设计校验设计校验通过MAX+plus的定时分析器进行时序分析、功能仿真、时序仿真和波形分析，生成一些标准文件为其他EDA工具使用。n器件编程（器件编程（ProgrammingProgramming）和配置（）和配置（CofigurationCofiguration）n在线帮助在线帮助12/8/202181.1MAX+plus II 10.2 II 10.2的功能的功能编译器的输入输出文件描述图MAX+PLUS II设计文件设计文件(.gdf, .tdf, .vhd)MAX+PLUS II 编译器编译器编译器网表提取模块 （包含各种网表的阅读器）功能、定时或链接 SNF提取模

8、块EDIF、 VHDL 和Verilog Netlist生成模块数据库生成模块划分模块设计医生逻辑综合模块装入模块装配模块第三方第三方 EDA设计文件设计文件(.edf, .sch, .xnf)功能仿真功能仿真网表文件网表文件(.snf)定时仿真定时仿真网表文件网表文件(.snf)编程文件编程文件(.pof, .sof, .jed)第三方第三方 EDA仿真和定时文件仿真和定时文件(.edo, vo, vho, sdo)映射文件映射文件(.lmf)指定和配置信息指定和配置信息(.acf)12/8/202191.1MAX+plus II 10.2 II 10.2的功能的功能n与其它与其它EDAED

9、A工具工具良好的接口功能良好的接口功能MAX+PLUS IIAltera的门阵的门阵列转换工具包列转换工具包Verilog HDL 和和VHDL 设计文件设计文件标准标准 EDA仿真器仿真器Verilog HDLVHDLEDIFSDF标准标准 EDAHDL文件文件标准标准 EDA原理图原理图EDIFLMFTDFACEX系列系列MAX系列系列FLEX系列系列Classic系列系列12/8/2021101. 21. 2MAX+plus II 10.2 II 10.2的系统要求的系统要求n支持的操作系统支持的操作系统 Windows 98/Me/2000 以及 Windows xp；n安装所需空间安

10、装所需空间 1Gbytes；n内存要求内存要求 可用64MB,推荐内存64MB以上。返回目录12/8/202111第二章 Max+PlusII的安装向导 目前MAX+PLUS II软件最高版本为10.2,关于它的安装非常简单，只要按照安装向导安装即可。一点通返回目录12/8/2021122.1进入安装界面(1)进入光盘中MaxPlusII10.2软件的目录,找到并运行 程序后出现下图安装界面，点击Full/Custom/Flexlm Server按钮。12/8/2021132.1进入安装界面(2)进入下面窗口，点击“Next”出现另一窗口，在另一窗口中单击“Next”。12/8/2021142

11、.1进入安装界面(3)进入下面窗口，单击“YES”，表示接受此协议。此时出现一提示，告之你需要一个license文件来运行程序，单击此提示中的“Next”。12/8/2021152.2设置用户信息(1)进入下面窗口，输入你的用户名和公司名，单击“Next” 。随你怎么写！12/8/2021162.2设置用户信息(2)进入下面窗口，选择完全安装即默认选项，单击“Next” 。12/8/2021172.3设置安装路径(1)进入下面窗口，默认安装路径时，单击 “Next”。若把软件安装在D盘，单击“Browse”按钮进行路径设置。注：注：MaxPlusIIMaxPlusII软件只识别英文，软件只识别

12、英文，建立文件（夹）建立文件（夹）及安装路径避免及安装路径避免有中文！有中文！12/8/2021182.3设置安装路径(2)进入下面左边窗口，键入或选择你要安装到的目录，此处所选为“d:maxplus2”，然后按“OK”。因该目录不存在，故会出现提示“是否创建此目录”。选择“是（Y）”。然后返回到右边窗口，单击 “Next”。12/8/2021192.3设置安装路径(3)进入下面窗口，由于前面设置好路径，已改为D盘（最好保持一致，无须改变），单击 “Next”。在在max2workmax2work目录安装目录安装了许多设计的源代码了许多设计的源代码/ /图，如一些图，如一些VHDLVHDL，V

13、erilog HDLVerilog HDL的例子。的例子。12/8/2021202.3设置安装路径(4)进入下面窗口，同上，单击 “Next”。在在max2Keymax2Key目录安目录安装了装了MAX+PLUS IIMAX+PLUS II软件的软件的ACCESS ACCESS Key GuidelinesKey Guidelines系列文件。系列文件。12/8/2021212.4进行安装(4)接着出现的窗口一直单击 “Next”，直到如下图所示开始安装：等一会等一会儿儿12/8/2021222.5第一次运行的注册准备安装到100%后，将提示成功安装信息等，到此已成功安装完本软件。在第一次运行

14、时要对软件进行注册才可使用，故为注册作如下工作：安装完成后把光盘中安装完成后把光盘中的的license.dat license.dat 文件文件复制到安装目录的复制到安装目录的maxplus2maxplus2目录下，并目录下，并去掉只读属性。去掉只读属性。12/8/2021232.6MaxPlusII的启动双击MAX+PLUS II10.2的图标，或从“开始”菜单“程序”中的“ALTERA”组中的“MAX+PLUS II10.2”运行MAX+PLUS II10.2。12/8/2021242.7MaxPlusII注册在出现MAX+PLUS II10.2的界面时将出现下图窗口，Alera公司要求用

15、户阅读完全部文档，界面下方的YES按钮才被激活。表示ALTER公司已同意你使用该软件，可以进行注册了。点击“YES”按钮进入MAX+PLUS II10.2的主界面。12/8/2021252.7MaxPlusII注册在主界面菜单选择“Option”“License Setup”菜单（如图1-10所示），“Browse”选择D:maxplus2，并选择license.dat为授权文件，分别点击“OK”后，退出MAX+plus II，到此注册完成。12/8/2021262.8MaxPlusII安装结束重新运行MaxplusII10.2就可以正常使用本软件。若在实际中碰到异常情况不能安装及不能正常运行

16、的，请检查你的电脑，本软件对电脑要求不高，一般硬件上的问题较少，主要是软件间冲突，或者安装目录较乱等导致，请优化一下你的电脑！返回目录12/8/202127第三章 Max+PlusII的设计流程MaxPlusII软件包含了设计输入、综合、仿真及硬件配置下载等功能于一身，集成度高，能完成整个设计流程，功能强大！返回目录12/8/2021283.1 Max+PlusII的设计过程图12/8/2021293.2 Max+PlusII的设计流程图应用系统投产编译设计文件综合、适配与优化定时验证，时序仿真修改设计设计输入设计说明书器件编程/配置应用系统硬件测试12/8/2021303.3 Max+Plu

17、sII设计流程简述n设计输入提供图形、文本和波形编辑器实现图形、AHDL、VHDL、Verilog HDL或波形的输入，也可输入网表文件。n项目编译提供了一个完全集成的编译器（Compiler），它可直接完成从网表提取到最后编程文件的生成，包含时序模拟、适配的标准文件。n项目校验对设计项目的功能、时序进行仿真和时序分析，判断输入输出间的延迟。n项目编程将你的设计下载/配置到你所选择的器件中去。在此简述一下设计流程，将在后面章节实例中进行详细说明设计流程：12/8/202131第四章图形输入方法的设计过程在本章将以图形输入法为例讲述设计过程 举例：举例：用用7416174161设计一个模为设计一

18、个模为1212的计数器的计数器 假设设计放在目录“d: mydesigngraphgraph”下设计总文件夹设计总文件夹项目文件夹项目文件夹 用户的每个独立设计都对应一个项目，每个项目可包含一个或多个设计文件，其中有一个是顶层文件，顶层文件的名字必须与项目名相同。顶层文件的名字必须与项目名相同。编译器是对项目中的顶层文件进行编译。 项目还管理所有中间文件，所有项目的中间文件的文件名相同，仅后缀名（扩展名）不同。对于每个新的项目最好建立一个单独的文件夹，使设计有条理化！切记项目名不同于项目文件夹，项目文件夹包含项目名文件，它们可以取相同名字。返回目录12/8/2021324.1建立工作文件夹条理

19、化设计！所有设计文件夹所有设计文件夹A：一级目录，保存所有设计内容，内建设计或项目文件夹项目文件夹项目文件夹C：二级目录，可以建立许多项目文件夹项目设计文件E设计文件夹设计文件夹B：二级目录，可以建立许多设计文件夹项目文件夹项目文件夹D：三级目录，可以建立许多项目文件夹项目设计文件F建立d:mydesigngraph文件夹工作文件夹要求层次化，如左图所示，一般项目建立为ACE走向，当进行系统性复杂设计时，采用ABDF走向。 本例只有一个设计文件，故文件条理化如上图所示为ACE走向， mydesign对应A，graph对应C，唯一的设计文件对应E，且该设计文件同时为顶层文件。12/8/20213

20、34.2项目建立（1）启动MAX+plus10.2，进入下图所示MAX+plus管理器窗口。 在“File”菜单中选择“Project”的“Name”选项。12/8/2021344.2项目建立（2）出现下图，在 “Directories”区选中刚才为项目所建的目录；在“Project Name”区键入项目名，点击“OK”按钮即项目建立完成。选中为项目所建的目录：d:mydesigngraph在此处键入项目名： “cntm12”注：注：MaxPlusIIMaxPlusII软软件对大小写不件对大小写不敏感！敏感！12/8/2021354.3图形输入之建立设计文件（1）、在File菜单下选择“New

21、”，出现下图对话框。选择该项可建立一个图形输入文件文件格式使用默认格式：.gdf可编辑用户生成的符号文件建立文本输入文件，如VHDL，Verilog HDL,mif文件可建立波形文件12/8/2021364.3图形输入之打开图形编辑窗口（2）选择“Graphic Editor file”，点击“OK”后出现图形输入窗口如下图所示：图形编辑区图形编辑工具条12/8/2021374.3图形输入之打开元件调用窗口（3）在图形编辑区双击鼠标打开“Enter symbol”对话框。用户库，在项目所在的目录元件符号名输入区，可直接输入所需元件的符号名库选择区当前选中 的 库为用户库当前选中的库（即用户库）

22、中的元件列表区元件列表区，因此时用户库是空的，故该区没有任何符号名12/8/2021384.3图形输入之库文件列表（4）MAX+plus为实现不同的逻辑功能提供了大量的库文件，每个库对应一个目录。这些库根据其功能大小及特点可分为：库名库名 内内 容容 用户库 用户自建的元器件，即一些底层设计 prim(基本库) 基本的逻辑块器件，如各种门，触发器等 mf（宏功能库） 所有74系列逻辑元件，如74161 mega_lpm（可调参数库） 包括参数化模块，功能复杂的高级功能模块，如可调模值的计数器，FIFO，RAM等 edif 和mf库类似12/8/2021394.3图形输入之调用库元件（5）在库选

23、择区双击 “d:maxplus2max2libmf”，此时在元件列表区列出了该库中所有器件，找到74161，单击之。此时74161出现在元件符号名输入区。可直接在此处输入74161完成上述操作12/8/2021404.3图形输入之调出到编辑窗口（6）单击“OK”关闭此对话框，此时可发现在图形编辑器窗口出现了74161的符号，如下图所示。12/8/2021414.3图形输入之帮助文件的使用方法（7）对于库中调出的元件都可在帮助文件中找到相关功能说明及用法，下面从了解74161真值表的例子说明帮助文件的用法。A A、调用对应的帮助文件内容，单击下图鼠标位置。注：帮助菜单上有很多相关内容，不防在设计

24、时碰到问题多点击看看。12/8/2021424.3图形输入之帮助文件的使用方法B B、在弹出的右图中找到CountersCounters（74161为计数器系列）点击。12/8/2021434.3图形输入之帮助文件的使用方法C C、在弹出的右图中找到7416174161点击。12/8/2021444.3图形输入之帮助文件的使用方法C C、在弹出的左图中很容易找到7416174161的真值表。MaxPlusII帮助功能强大，借此举一反三，学会用帮助文件12/8/2021454.3图形输入之保存文件（8）从“File”菜单下选择“Save”，出现文件保存对话框。选择“OK”，使用默认的文件名存盘。

25、此处默认的文件名为“cntm12.gdf”，即项目名“cntm12 ”加上图形文件的扩展名“.gdf”。12/8/2021464.3图形输入之调入与非门与地（9）按照步骤（5）调入“NAND3”和代表低电平的“GND”（位于库prim中），在输入74161，NAND3, GND三个符号后，可得下图。若采用同步置零法，使74161在“1011”状态时出现置零信号来实现模为12的计数器。故需调用一个三输入与非门，三输入与非门位于库“prim”中，名称为“NAND3”。（N代表输出反向，AND代表与门，3代表输入端的个数；所以“NAND3”为一个三输入与非门。）12/8/2021474.3图形输入之

26、绘图工具条说明选择工具选择工具加入文本，进行文本编辑加入文本，进行文本编辑缩小到最小，缩小到最小，即窗口大小即窗口大小连接点接连接点接/ /断断打开橡皮筋连接功能打开橡皮筋连接功能当橡皮筋连接功能打开时，移当橡皮筋连接功能打开时，移动元件，则连接在元件上的连动元件，则连接在元件上的连线跟着移动，不改变同其他元线跟着移动，不改变同其他元件的连接关系；当橡皮筋连接件的连接关系；当橡皮筋连接功能关闭时，移动元件，则元功能关闭时，移动元件，则元件被移走，不再维持和其他元件被移走，不再维持和其他元件的连接关系件的连接关系。画正交线画正交线放大缩小按钮放大缩小按钮关闭橡皮筋连接功能关闭橡皮筋连接功能分别画

27、直线分别画直线/ /对角线、对角线、圆、弧圆圆、弧圆（10）在绘图过程中，可利用绘图工具条实现元件拖动，交叉线接断功能。12/8/2021484.3图形输入之设计连线（11）连线，完成好电路图如下图所示，并存盘。A.如果需要连接元件的两个端 口， 则将鼠标移到其中的一个端口上，这时鼠标指示符会自动变为“+”形;B.然后按住鼠标左键并拖动鼠标至第二个端口（或其他地方）；C.松开鼠标左键后，则可画好一条连线； 连线方法：连线方法：D.若想删除一条连线，只需用鼠标左键点中该线，被点中的线会变为高亮线（为红色），此时按“Delete”键即可删除。12/8/2021494.3图形输入之添加输入输出引脚（

28、12）输入引脚的符号名为“input”， 输出引脚的符号名为“output”，仿照前面添加74161的方法加入三个输入引脚和五个输出引脚。“input”和“output”皆位于库“prim”下。它们外形如下。输入引脚输出引脚12/8/2021504.3图形输入之引脚命名（13）在本例中，三个输入引脚将分别被命名为en, clear ,clk，分别作为计数使能，清零，时钟输入。五个输出引脚分别被命名为q0,q1,q2,q3,cout分别作为计数器计数输出，进位输出。A.A.双击其中一个输入引脚的“PIN_NAME”, 如下图所示进入可修改状态。B.B.输入“en”，就命名了输入引脚“en”。命名

29、方法：命名方法：以以enen为例，按同样方法命名其它为例，按同样方法命名其它 输入输入/ /输出引脚输出引脚12/8/2021514.3图形输入之完成设计电路（14）命完名后将这些引脚同对应好的元件端口连接好，可得模为12的计数器电路图如下图所示。 调用了一个调用了一个非门，方法非门，方法参考步骤参考步骤(5)(5)注意：输入输出引脚命名中不允许有相同名称命名！12/8/2021524.4项目编译（1）完成设计文件输入后，可开始对其进行编译。在“MAX+PLUS II”菜单中选择“Compiler”，即可打开编译器如下图所示。选择“Start” 就可开始编译。编译成功后可生成时序模拟文件及器件

30、编程文件。若有错误，编译器将停止编译，并在下面的信息框中给出错误信息，双击错误信息条，一般可给出错误之处。12/8/2021534.4项目编译（2）编译器由多个部分组成，各部分名称与功能如下： Compiler Netlist Extractor Compiler Netlist Extractor：编译器网表提取器，该过程完成后生成设计的网表文件（描述设计中各元件之间连接信息的文件），若图形连接中有错误（如两个输出直接短接），该过程将指出此错误。 Database Builder Database Builder：数据库建库器。 Logic Synthesizer Logic Synthes

31、izer：逻辑综合器对设计进行逻辑综合，即选择合适的逻辑化简算法，去除冗余逻辑。确保对某种特定的器件结构尽可能有效地使用器件的逻辑资源，还可去除设计中无用的逻辑。用户可通过修改逻辑综合的一些选项，来指导逻辑综合。12/8/2021544.4项目编译 FitterFitter：适配器。它通过一定的算法（或试探法）进行布局布线，将通过逻辑综合的设计最恰当地用一个或多个器件来实现。 Timing SNF ExtractorTiming SNF Extractor：时序模拟的模拟器网表文件生成器，它可生成用于时序模拟（项目校验）的标准时延文件。若想进行功能模拟，可从菜单“Processing”中选择“

32、Functional SNF Extrctor”项，此时编译器仅由三项构成：Compiler Netlist Extractor；Database Builder；Functional SNF Extrctor。 AssemblerAssembler：装配器，生成用于器件下载/配置的文件。注意：在这一步中编译器自动为你的设计选择目标器件并进行注意：在这一步中编译器自动为你的设计选择目标器件并进行管脚锁定；在下面的介绍中我们将说明如何由用户进行目标器管脚锁定；在下面的介绍中我们将说明如何由用户进行目标器件选择和管脚锁定！件选择和管脚锁定！12/8/2021554.5项目校验之建立输入文件编译器通

33、过“Timing SNF Extractor”后就可进行时序模拟了。（1 1）建立波形输入文件（也称模拟器通道文件）建立波形输入文件（也称模拟器通道文件SCFSCF）：）： A.从菜单“File”中选择“New”打开新建文件类型对话框，选择“Waveform Editor File(.scf)”项后选择“OK”，则出现波形编辑窗口如上图所示。12/8/2021564.5项目校验之建立输入文件B.在波形编辑器窗口的 Name 下空白处单击鼠标右键，出现浮动菜单，如下左图所示。选择“Enter Nodes from SNF”可打开 “从SNF文件输入观测节点 ”对话框如下右图所示。单击之，可打开“

34、从SNF文件输入观测节点对话框 ” 可输入待观测信号。12/8/2021574.5项目校验之建立输入文件C.在“从SNF文件输入观测节点 ”对话框中的“Type”区选择“Inputs” 和“Outputs”，默认情况下已选中。单击“List”按钮，可在“Available Nodes&Groups”区看到设计中的输入/输出信号，如下图所示，这些信号为蓝色高亮，表示被选中。单击 按钮可将这些信号选择到“ Selected Nodes&Groups” 区，表示可对这些信号进行观测。击点“OK”按钮。12/8/2021584.5项目校验之建立输入文件D. 可见到波形编辑器窗口变为下图

35、所示内容。E从菜单“File”中选择“Save ”，将此波形文件保存为默认名：“cntm12.scf”，扩展名“.scf”表示模拟通道文件。 12/8/2021594.5项目校验之波形编辑菜单说明A编辑菜单选项说明 在建立输入波形之前，先浏览与此操作相关的菜单选项及工具条。（2 2）编辑菜单选项及工具条说明：）编辑菜单选项及工具条说明：本例中设置为20ns。（单位可为ns，us，ms，s）选中该项（左边打勾），则画线时要对齐网格显示网格，使网格可见可打开网格大小设置对话框，如下图所示此外，在默认情况下，模拟时间为1us。可从菜单“File”下选择“End Time”来设置模拟时间的长短。 12

36、/8/2021604.5项目校验之波形编辑工具条说明B编辑工具条说明 对某段已选中的波形，赋值0，低电平赋值1，高电平赋值X，不定值赋值Z，高阻赋相反的值，如10；A-5选择某个对象来移动，复制，剪切等操作输入或编辑文字选中某段波形，并直接对其赋值放 大 / 缩 小波形为时钟信号赋值为有规律/周期性的单个信号或总线赋值为某段总线赋值为状态机赋值12/8/2021614.5项目校验之建立输入波形浏览与此操作相关的菜单选项及工具条后，开始建立输入波形。（3 3）建立输入波形：）建立输入波形：A.将信号“en” 从0ns到1000ns赋值1。 选中信号“en”。即用鼠标左键单击“Name”区的“en

37、”，可看到“en”信号全部变为黑色，表示被选中；用鼠标左键单击 即可将“en”赋1。 B.采用同样方法可将信号“clear”从0ns到1000ns赋值1,为观察其清零的作用，我们在240ns至300ns之间将其赋0（因为该信号低电平有效）。 将鼠标移到 “clear” 信号的240ns处按下鼠标左键并向右拖动鼠标至300ns处，松开鼠标左键。可看到这段区域呈黑色，被选中。用鼠标左键单击工具条中 即可。 12/8/2021624.5项目校验之建立输入波形C.为时钟信号“clk”赋周期为40ns的时钟信号。选中信号“clk”；设置信号周期。用鼠标左键单击工具条中 可打开下图所示的对话框；单击“OK

38、”关闭此对话框即可生成所需时钟。此处若是2，则时钟周期为：40ns2=80ns若选择“网格对齐”则此值不可改。12/8/2021634.5项目校验之建立输入波形D.选择“File”中“Save”存盘。 到此完成波形输入，如下图所示：12/8/2021644.5项目校验之时序模拟（4 4）运行模拟器，进行时序模拟运行模拟器，进行时序模拟：A.从菜单“MAX+plus”选择“Simulator”，即可打开模拟器如下图所示。 可进行两次结果对比改变模拟的起止时间B.单击按钮“Start”即可开始模拟，模拟完毕后，单击按钮“Open Scf”可打开刚才编辑的波形文件，就可开始对模拟结果进行检查。 12

39、/8/2021654.5项目校验之时序模拟C.模拟完成后波形模拟文件如下图所示： 注意：注意：针对FPGA器件进行仿真时存在毛刺与时序延迟毛刺与时序延迟（FPGA芯片内部构造决定），所以不同的目标器件仿真图形可能有出入，如上图cout输出有一个毛刺存在，除此之外对应输入的仿真结果是正确的！12/8/2021664.5项目校验之模拟结果观察（5 5）为观测方便，可将计数输出）为观测方便，可将计数输出q3,q2,q1,q0q3,q2,q1,q0作为一个组来进行作为一个组来进行 有效观测，步骤如下：有效观测，步骤如下：A. 将鼠标移到“Name”区的q3上，按下鼠标左键并往下拖动鼠标至q0处。松开鼠

40、标左键，可选中信号q3,q2,q1,q0；B. 在选中区（黑色）上单击鼠标右键，打开一个浮动菜单，选择“Enter Group”项，出现图上图对话框；选择十六进制后，点击“OK”按钮。十进制十六进制进制选择： 二进制 八进制组名输入区；可任意写是否以格雷码显示12/8/2021674.5项目校验之模拟结果观察C. 可得下图1-39所示波形图文件。这种用组表示的方法其实就是BUS的使用，这将在6.56.5节详细介绍。双击此处也可改变数据显示的格式：二、八、十、十六进制，格雷码显示。现在观测就容易多了！返回目录12/8/2021684.6目标器件选择之确定目标器件（1）模拟通过后就可将设计结果编程

41、/下载到目标器件中。但因为前面编译时，是由编译器自动为你的设计选择目标器件并进行管脚锁定的，所以为使设计符合用户要求，将由用户进行目标器件选择和管脚锁定。 EDA-E实验箱上使用的目标器件为ACEX1K系列中EP1K30QC208-2全称意义：全称意义：EP1K30QC208-2Altera公司ACEX1K系列中器件3万典型门：30*1K（1000）贴片封装芯片管脚数速度等级，单位为ns12/8/2021694.6目标器件选择之选择方法（2）器件选择方法：A.菜单“Assign”下选择“Device”项可打开如下图所示的器件选择对话框；B.单击“Device Family”区的下拉按钮，可进行

42、器件系列选择，选择ACEX1K；C.去掉速度等级限制的选择项；D.在器件型号列表区找出目标器件并双击选中。E.若没有选配的配置器件（EPC2LC20）则点击“OK”按钮完成了目标器件选择功能，否则点击“Device Options”按钮，进行下面的配置设置。12/8/2021704.6目标器件选择之选择方法F.出现右图所示图形，按右图所示选择 配 置 器 件EPC2LC20 ，则点击“OK”按钮完成了配置器件选择。返回到器件选择对话框，击点“OK”按钮，这样就完成了所有目标器件设置。12/8/2021714.6目标器件选择之类型说明FPGAFPGA采用采用SRAMSRAM进行功能配置进行功能配

43、置，可重复编程，但系统掉电后，SRAM中的数据丢失。因此，需在需在FPGAFPGA外加外加EPROMEPROM，将配置数据写入其中，系统每次上电自动将数据引入SRAM中。CPLDCPLD器件一般采用器件一般采用EEPROMEEPROM存储技术，可重复编程存储技术，可重复编程，并且系统掉电后，EEPROM中的数据不会丢失，适于数据的保密。（3）PLD类型说明：FPGA CPLD12/8/2021724.7目标器件管脚锁定之锁定前提管脚锁定管脚锁定是指将输入/输出信号安排在器件的指定管脚（I/O口）上。在EDA-E实验箱上，目标芯片的引脚定义可采用全开放式和全固定式（免连线方式）。全开放式：全开放

44、式：可以不用管脚锁定，编译后将自动分配管脚，根据自动分配在管脚的信号来连接电路做实验。也可以人工分配管脚，按照一定的规律来分配管脚，方便连线及实验有条理化。全固定式：全固定式：每个引脚都有固定定义的信号名，必须按照定义好的信号（I/O分布表）分配管脚。跟外围硬件关系紧密，必须人工管脚锁定。前提：前提：人工管脚锁定之前必须选择好目标芯片，并对项目编译且必须选择好目标芯片，并对项目编译且通过通过，产生目标芯片管脚锁定环境才可以进行人工管脚锁定，否则人工管脚分配不知目标芯片。 （1 1）锁定前提详细说明；锁定前提详细说明；12/8/2021734.7目标器件管脚锁定之锁定方法 （2 2）锁定方法；锁

45、定方法；注意，你所打开的窗口可能与此不同，可 通 过 在 菜 单“Layout” 中选中“DeviceView”， 使视图区显示器件视图(显示管脚锁定情况，切记要先编译项目通过后才能出现)；单击工具条中的 可显示当前的管脚分配/逻辑分配情况。这样，你可得到如右图一样的窗口。A.从“Max+plusII” 菜单下选择“Floorplan Editor”。管脚编辑器窗口将被打开，如下图所示。12/8/2021744.7目标器件管脚锁定之锁定方法视图区：此区视图区：此区域显示器件视域显示器件视图图( (显示管脚锁显示管脚锁定情况定情况) )或或 逻逻辑阵列块视图辑阵列块视图（显示逻辑资（显示逻辑资源

46、使用或分配源使用或分配情况）情况）节点显示区节点显示区：显示没有：显示没有被锁定管脚被锁定管脚的输入输出的输入输出信号及内部信号及内部节点节点分别为控制（放大、缩小）显示分别为控制（放大、缩小）显示区显示视图区；最后编译器编译区显示视图区；最后编译器编译的结果；或显示当前分配情况的结果；或显示当前分配情况 B.管脚编辑窗口说明。 12/8/2021754.7目标器件管脚锁定之锁定方法1选择clk信号锁定在EP1K30QC208-2的79号脚上(79号脚为EDA-E实验箱时钟源上的可调时钟信号CCLK1，以后设计项目时参考实验指导书中的I/O分布表，此表已定义好各脚的信号意义与对应器件。本例直接

47、给出所有输入输出信号对应的管脚号与器件。），开始锁定clk 。C.方法1以锁定clk信号方法为例说明先将鼠标移到节点显示区的“clk”，按下鼠标左键，可看到鼠标显示符下有一个灰色的矩形框。此时，继续按着鼠标左键。拖动鼠标至视图区中79号管脚的空白矩形处。松开左键即可完成信号clk的人工管脚锁定。12/8/2021764.7目标器件管脚锁定之锁定方法1按锁定clk信号方法分别将其它信号按下表锁定管脚，完成锁定。 信号名信号名 管脚号管脚号 对应器件名称对应器件名称 clk 79时钟信号GCLK1 clear 45拔位开关K1en 46拔位开关K2q0 19输出发光二极管LED1 q1 24 输出

48、发光二极管LED2 q2 25输出发光二极管LED3 q3 26输出发光二极管LED4 cout 27输出发光二极管LED5 12/8/2021774.7目标器件管脚锁定之锁定方法2D对于管脚锁定可以采用方法2 从“Assign”菜单中选择“Pin/location/chip”，打开下图对话框。以锁定clk信号方法为例说明。a 填 上 信 号名，如“clk”b 填 上 管 脚号，如“79”c选择“input”类型d 此 时 ， 按 钮“Add”变亮，单击之，可将信号“clk”锁定在79号管脚上12/8/2021784.7目标器件管脚锁定之锁定方法2重复上述步骤，可将所有信号锁定好。如果想删除或

49、改变一个锁定，可在“Existing Pin/location/Chip Assignments”区选中需要删除或改变锁定的信号，利用“Delete”和“Change”按钮可对该信号的锁定进行删除或更改。 12/8/2021794.7目标器件管脚锁定之编译 （3 3）锁定后重新编译；锁定后重新编译；完成管脚锁定后，重新编译重新编译使之生效，此时回到原来的设计文件“cntm12.gdf”上的输入输出信号旁都标有其对应的管脚号。如下图所示： 注意：重新编译好后，可以再重新进行项目校验（时序仿真），若正确，注意：重新编译好后，可以再重新进行项目校验（时序仿真），若正确，可进行下一步：器件编程可进行下

50、一步：器件编程/ /配置。配置。设计文件名设计文件名管脚锁定号管脚锁定号12/8/2021804.8器件编程/配置之编程配置区分（1 1）了解编程）了解编程/ /配置及相应下载文件类型：配置及相应下载文件类型： 可编程器件PLDPLD可分为两大类：一类是CPLDCPLD，编程信息以EEPROMEEPROM方式保存，故对这类器件的下载称为编程编程.在通过项目编译后，可生成文件* *.pof.pof用于下载。另一类是FPGAFPGA，其逻辑块LE及内部互连信息都是通过芯片内部的存储器单元阵列完成的，这些存储器单元阵列可由配置程序装入，存储器单元阵列采用SRAMSRAM方式，对这类器件的下载称为配置

51、配置。在通过项目编译后可生成文件* *.sof.sof用于下载.掉电保护要求外挂EPROMEPROM，在通过项目编译后可生成文件* *.pof.pof用于对EPROM编程编程，掉电后上电时EPROM对FPGA进行配置配置，实现掉电保护功能。本实验箱所用的EP1K30QC208-2为FPGAFPGA，选配器件EPC2LC20即为外加EEPROM，我们以此为例，说明所有可编程器件的编程/配置方法。12/8/202181A.将25针下载电缆线一端插入LPT1（打印机口即并行口），另一端连接到实验箱主板系统的通用编程模块DB25接口，再用十针连接线一端插入该模块JTAG下载接口固定不变，另一端连接到主

52、板系统的配置模块中目标芯片的下载接口，打开系统主板电源。4.8器件编程/配置之设置方法（2 2）以对）以对EP1K30QC208-2EP1K30QC208-2进行配置进行配置为例说明编程为例说明编程/ /配置方法：配置方法： 12/8/2021824.8器件编程/配置之设置方法B.从“Max+plusII”菜单下选择“Programmer”，可打开下图所示的对话框。由于第一次运行，上述对话框所有按钮皆为灰色，并自动弹出“Hardware setup”对话框让我们设置下载方式，若不是第一次运行，在打开“Programme”对话框的界面下也可从“Options”菜单下选择“Hardware set

53、up” 对话框进行设置。12/8/2021834.8器件编程/配置之设置方法C. 在“Hardware setup”对话框中设置下载类型。若是NT系统如Windows2000，则出现右图提示，由于MusPlusII软件最初不支持NT的操作系统，后来开发了外挂的驱动程序，通过安装驱动程序后同上面方法设置即可同上面方法设置即可。从此下拉框中选择从此下拉框中选择“ByteBlasterMV”“ByteBlasterMV”，设置好了，设置好了JTAGJTAG并并口下载方式。口下载方式。左边设置中若不是NT内核的系统，点击“OK”按钮则设置成功，单击“Programmer”对话框的按钮“Configur

54、e”即可完成配置。12/8/2021844.8器件编程/配置之安装驱动（3 3）在在Win2000Win2000操作平台上安装编程操作平台上安装编程/ /配置驱动程序说明配置驱动程序说明：A.在控制面板中选择”添加/删除硬件”，在出现的对话框中点击“下一步”安钮。注：若不是NT系统，则可以跳过此节内容！12/8/2021854.8器件编程/配置之安装驱动B.选择添加/排除设备故障，如下图所示，点击“下一步”按钮。12/8/2021864.8器件编程/配置之安装驱动C.将检测新硬件，出现下面窗口，选择添加新设备，点击“下一步”按钮。12/8/2021874.8器件编程/配置之安装驱动D. 在下面

55、窗口选择“否，我想从列表中选择硬件”，点击“下一步”按钮。12/8/2021884.8器件编程/配置之安装驱动E.出现下面窗口，选择选择“声音、视频和游戏控制器”，击点“下一步”按钮。 12/8/2021894.8器件编程/配置之安装驱动F.击点“从磁盘安装” 按钮，找到安装软件目录MaxPlus2-Drivers-Win2000下选择inf文件，并按“确定”按钮。将弹出“没有数字签名“窗口，点击“是”按钮，继续安装。MaxPlusII软件安装在D盘12/8/2021904.8器件编程/配置之安装驱动G. 选择“Altera ByteBlaster”，击点“下一步”按钮，开始安装驱动程序，安装

56、完毕后需要重新启动电脑才能使新设备生效。到此安装完了在Win2000操作平台编程/配置的驱动程序。 12/8/2021914.8器件编程/配置之安装驱动H. 重启后，进入 “Hardware setup”对话框进行设置，设置好后如下图所示，下面就可以完成编程/配置功能了。ByteBlasterByteBlaster(MV)(MV)JTAG串行下载类型并行口LPT1支持低电压下载方式12/8/2021924.8器件编程/配置之选择下载文件（4 4）完成设置后就可以对EP1K30QC208-2配置了，先选择下载文件！下下载载文文件件A.A.选择下载文选择下载文件的方法：件的方法：方法一：方法一：从

57、File菜单弹出对话框进行选择。方法二：方法二：可双击指示处，在弹出的对话框中选择。12/8/2021934.8器件编程/配置之选择下载文件B.B.对选择下载文件对话框说明对选择下载文件对话框说明总结：总结：*.sof文件针对FPGA进行配置；配置后若掉电则下载的程序也丢失，需要重新进行配置。 *.Pof文件针对CPLD或EPROM进行编程。掉电后程序仍存储在ROM内，上电后重新加载，无需重新编程。本例中：cntm12.sof文件针对FPGA(EP1K30QC208-2）进行配置；cntm12.pof文件针对EEPROM（EPC2LC20）进行编程。我们先选择cntm12.sof文件进行配置，

58、后再选择cntm12.pof文件进行编程。12/8/2021944.8器件编程/配置之配置（5 5）如下图所示，选择好配置文件后点击“Configuar”进行配置，提示成功后表示配置完成。注意：十针连接线一端连接到目标器件目标器件的下载接口处，配置时不要打开主板系统中时钟源模块的电源开关，否则在进行配置时下载不成功！Sof下载文件目标器件目标器件12/8/2021954.8器件编程/配置之编程（6 6）选择好编程文件后点击“Program”进行编程，提示成功后表示配置完成。到此表示器件编程/配置功能完成。目标器件目标器件Pof下载文件注意：十针连接线一端连接到目标器件目标器件的下载接口处，配置

59、时不要打开主板系统中时钟源模块的电源开关。否则在进行配置时下载不成功！12/8/2021964.9EDA实验平台的硬件实现（1 1）到目前为止，我们已经在到目前为止，我们已经在MaxPlusIIMaxPlusII软件上完成了一个完整设计，软件上完成了一个完整设计，也通过了仿真，最后一步是在也通过了仿真，最后一步是在EDA-EEDA-E实验箱上进行检验，使我们的设计正实验箱上进行检验，使我们的设计正确无误。确无误。（2 2）在实验箱上进行实验之前，先学习实验指导书中的实验箱简介部分，在实验箱上进行实验之前，先学习实验指导书中的实验箱简介部分，会查会查I/OI/O分布表，知道目标芯片的管脚分配情况

60、，知道模式选择模块分布表，知道目标芯片的管脚分配情况，知道模式选择模块CTRLCTRL拔码开关的功能。这些都可参考拔码开关的功能。这些都可参考EDA-EEDA-E实验指导书的第一部分实验箱简介实验指导书的第一部分实验箱简介内容。内容。12/8/2021974.9EDA实验平台的硬件实现（4 4）针对模）针对模1212的计数器实例在硬件平台上（的计数器实例在硬件平台上（EDA-EEDA-E实验箱）进行检验及硬实验箱）进行检验及硬件实现。步骤如下：件实现。步骤如下：1、实验箱上设置：在模式选择模块CTRL拔码开关处设置(2)(4)(8)档为ON，即使 发光二极管LED1-LED5有效，拔码开关K1、K2有效。在时