数电课件第4章(组合逻辑电路)

1、第第4 4章章 组合逻辑电路组合逻辑电路 组合逻辑电路组合逻辑电路: : 电路在任一时刻的输出状态仅由该时刻的电路在任一时刻的输出状态仅由该时刻的输入信号决定输入信号决定, ,与电路在此信号输入之前的状态无关与电路在此信号输入之前的状态无关. .组合电路通常由一些组合电路通常由一些逻辑门逻辑门构成构成, ,许多具有典型功能的组许多具有典型功能的组合电路已集成为合电路已集成为商品电路商品电路. . 4.2 4.2 组合逻辑电路的分析方法和设计方法组合逻辑电路的分析方法和设计方法4.2.1 4.2.1 分析方法分析方法分析步骤分析步骤: :(1) (1) 根据根据逻辑电路图逻辑电路图, ,写出输出

2、逻辑函数写出输出逻辑函数表达式表达式; ;(2) (2) 根据根据逻辑表达式逻辑表达式, ,列出列出真值表真值表; ;(3) (3) 由由真值表真值表或或表达式表达式分析分析电路功能电路功能. .P1P2P3P4F=P2+P3+P4P2=AP1P3=BP1P4=CP1P1=ABC=(A+B+C)ABCA B C F0 0 0 10 0 1 00 1 0 00 1 1 01 0 0 01 0 1 02 1 0 01 1 1 1逻辑功能逻辑功能: 一致电路一致电路=ABC+ABC& &A AB BC CF F& & & &114.2.2 4.2.2

3、设计方法设计方法一、进行逻辑抽象，即由实际逻辑问题列出真值表一、进行逻辑抽象，即由实际逻辑问题列出真值表二、由真值表写出逻辑表达式二、由真值表写出逻辑表达式四、化简、变换输出逻辑表达式四、化简、变换输出逻辑表达式五、画出逻辑图五、画出逻辑图六、工艺设计及实现六、工艺设计及实现三、选定器件的类型三、选定器件的类型例例: : 试用与非门设计一个三人表决电路试用与非门设计一个三人表决电路, ,表决规则为少表决规则为少 数服从多数数服从多数解解: : (1) (1) 列真值表列真值表设设: : 由由A、B、C表示三个人，为输入变量，表示三个人，为输入变量，F表示表决表示表决结果，为输出变量。并设结果，

4、为输出变量。并设A、B、C为为1 1表示赞成，为表示赞成，为0 0表示反对；表示反对；F为为1 1表示表决通过，为表示表决通过，为0 0 表示不通过。表示不通过。A B C F0 0 0 00 0 1 00 1 0 00 1 1 11 0 0 01 0 1 12 1 0 11 1 1 1(2) (2) 化简、求最简函数表达式化简、求最简函数表达式ABC01000111101111F=AB+AC+BC=ABACBC(3) (3) 画电路图画电路图ABCF&如图所示为一工业用水容器示意图。图中虚线表示水位；如图所示为一工业用水容器示意图。图中虚线表示水位；A、B、C为电极。试用一个与非门构

5、成的电路来实现下述为电极。试用一个与非门构成的电路来实现下述控制作用：控制作用：水面在水面在A、B之间为正常状态，点亮绿灯之间为正常状态，点亮绿灯G；水；水面在面在B、C之间或之间或A以上为异常状态，点亮黄灯以上为异常状态，点亮黄灯Y；水面在；水面在C以下为危险状态，点亮红灯以下为危险状态，点亮红灯R。例：例： 解：解： （1 1） 列真值表列真值表 设电极状态为输入变量（设电极状态为输入变量（A,B,CA,B,C），被水浸没为），被水浸没为1 1；控；控制信号灯为输出变量制信号灯为输出变量(G,Y,R),(G,Y,R),灯亮为灯亮为1 1。BCA（2) 2) 用卡诺图化简变换成与非式用卡诺图

6、化简变换成与非式A B CR Y G 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 11 0 00 1 0 0 0 1 0 1 0 CBAR CABCCBAYCBABCAG BAABCABCABC100000111000BCACBA（3） 画出逻辑电路图CBAYBAG CR 1111&ABCGYRBACBA 4.3 4.3 若干常用的组合逻辑电路若干常用的组合逻辑电路l 具有特定具有特定逻辑功能的逻辑功能的集成电路称为集成电路称为功能模块功能模块l 用功能模块设计组合逻辑电路用功能模块设计组合逻辑电路,具有许多优点具有许多优点l 本节将介绍

7、几种常用的中规模集成电路本节将介绍几种常用的中规模集成电路(MSI)4.3.1 编码器编码器将信息将信息(如数、字符如数、字符)转换成符合一定规则的二进制代转换成符合一定规则的二进制代码码.l 二进制编码器二进制编码器用用n位二进制代码对位二进制代码对N=2n 个特定信息进行编码的逻辑个特定信息进行编码的逻辑电路电路输入输入: X0 、X1、X2 、X3输出输出：A1、A0对应关系：对应关系：输入输入 A1 A0 X0=1 0 0 X1=1 0 1 X2=1 1 0 X3=1 1 1一、普通编码器一、普通编码器 任何时候只允许输入一个编码信号任何时候只允许输入一个编码信号例：例：4线线2线编码

8、器（输入为高电平时有效）功能图：线编码器（输入为高电平时有效）功能图：X3 X2 X1 X0 A1 A00 0 0 0 0 0 0 1 0 00 0 1 0 0 10 0 1 1 0 1 0 0 1 00 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 11 0 0 1 2 0 1 0 1 0 1 1 3 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1 X3X2X1X000011110000111101100A1=X2+X300011110000111101001X3X2X1X0A0=X1+X34线线2线编码器电路图：线编码器电路图：11X2X3X3X1A1A0(1

9、)编码器在任何时候只允许编码器在任何时候只允许 有有一个一个输入信号有效输入信号有效;(2) 电路无电路无X0输入端输入端; 二、二、优先优先编码器编码器:输出使能端输出使能端(EO):用于判别电路是否有信号输入用于判别电路是否有信号输入.优先优先:对输入信号按轻重缓急对输入信号按轻重缓急排序排序,当有多个信号同时当有多个信号同时输入时输入时,只对只对优先权高优先权高的一个信号进行编码的一个信号进行编码.例：把上例例：把上例4线线2线编码器改成带输出线编码器改成带输出使能使能端的端的优先优先编码器编码器,假设输入信号优先级的次序为假设输入信号优先级的次序为:X3,X2,X1,X0.X3 X2

10、X1 X0 A1 A0 E00 0 0 0 0 0 10 0 0 1 0 0 00 0 1 0 0 1 00 0 1 1 0 1 00 1 0 0 1 0 00 1 0 1 1 0 00 1 1 0 1 0 00 1 1 1 1 0 01 0 0 0 1 1 01 0 0 1 1 1 01 0 1 0 1 1 01 0 1 1 1 1 01 1 0 0 1 1 01 1 0 1 1 1 01 1 1 0 1 1 01 1 1 1 1 1 0 X3X2X1X000011110000111101100111111111100A1=X2+X3X3X2X1X0000111100001111010010

11、00111111101A0=X3+X2X1EO=X3X2X1X0= X3+X2+X1+X011&1X2X1X3X2X0A0A1EO编码器编码器电路图电路图74148为为8线线3线优先编线优先编码器输入为码器输入为低电平有效低电平有效,输出为输出为8421BCD反码反码.例如例如: 若输入若输入I6、I5、I2为为0（有效），其它输入为（有效），其它输入为1 。则编码器对则编码器对I6进行编码，输出进行编码，输出Y2Y1Y0=001（110的反码）的反码）YEX1234567 I0 I1 I2 I7HPRI/BIN124Y0Y1Y2074148YSENSTST端为输入控制端端为输入控制端

12、:ST=1时时 电路禁止工作，电路禁止工作，Y2Y1Y0=111 ST=0时时 电路处于正常工作状态电路处于正常工作状态YEX1234567 I0 I1 I2 I7HPRI/BIN124Y0Y1Y2074148YSENST说明说明: 当当YS=0时时,电路在电路在工作状态，工作状态，但编码输入信号但编码输入信号Ii均为均为1(即无编码信号输入即无编码信号输入)。这时，。这时，Y2Y1Y0=111 YS=ST I0I1I2I3I4I5I6I7YEX=ST(I0+I1+I2+I3+I4+I5+I6+I7)YS：选通输出端：选通输出端.YEX: 扩展出端扩展出端说明：当说明：当YEX=0时时,电路在

13、电路在工作状态工作状态, 而且而且有编码信号输有编码信号输入入（即至少有一个（即至少有一个Ii为为0） 编码器扩展举例编码器扩展举例:YEX1234567 I0 I7HPRI/BIN124074148YSENSTYEX1234567 I8 I15HPRI/BIN124074148YSENST&a0a1a2a3011101100101只有只有I9=01输出为输出为1001的反码的反码编码器扩展举例编码器扩展举例:YEX1234567 I0 I7HPRI/BIN124074148YSENSTYEX1234567 I8 I15HPRI/BIN124074148YSENST&a0a1a

14、2a3001111111110I15I5均为均为1时时,如如I4=00输出输出0100的的反码反码4.3.2 4.3.2 译码器译码器一、一、 二进制译码器二进制译码器译码是编码的逆过程，作用是将一组码转换为确定信息译码是编码的逆过程，作用是将一组码转换为确定信息输入：二进制代码，有输入：二进制代码，有n个；个；输出：输出：2n 个特定信息。个特定信息。（1 1）二进制译码器的一般原理）二进制译码器的一般原理 x0 x1 xn-1 y0 y1 1my EI 使能输入使能输入 二进制二进制译码器译码器 当使能端当使能端EIEI为有效电平时，对应每一组输入代码，只为有效电平时，对应每一组输入代码，

15、只有其中有其中一个输出端一个输出端为有效电平为有效电平( (输入输入少少 输出多输出多） n 个代码个代码输入端输入端使能输使能输入端入端EI2n个译码个译码输出端输出端下面为下面为高电平高电平输出有效的输出有效的2线线 4线线译码器电路图译码器电路图 MSB&11AB LSBY0Y1Y2Y3Y0=BA=m0Y1=BA=m1Y2=BA=m2Y3=BA=m3（2）译码器电路结构）译码器电路结构 由真值表容易得出由真值表容易得出: 高电平高电平输出有效二进制译码器输出有效二进制译码器,其输出逻辑表达式为其输出逻辑表达式为:Yi=mi (mi为输入变量所对应的最小项为输入变量所对应的最小项)

16、 低电平低电平输出有效二进制译码器输出有效二进制译码器,其输出逻辑表达式为其输出逻辑表达式为:Yi=mi (mi为输入变量所对应的最小项为输入变量所对应的最小项)B A Y0 Y1 Y2 Y30 0 1 0 0 00 1 0 1 0 01 0 0 0 1 01 1 0 0 0 1 （3 3） 译码器的使能控制输入端译码器的使能控制输入端 利用使能输入控制端，既能使电路正常工作，也能利用使能输入控制端，既能使电路正常工作，也能 使电路处于禁止工作状态；使电路处于禁止工作状态； 利用使能输入控制端，能实现译码器容量扩展。利用使能输入控制端，能实现译码器容量扩展。EN为使能控制输入端，为使能控制输入

17、端，EN=0，输出均为，输出均为0；EN=1，输出译码信号。，输出译码信号。电路满足：电路满足：Yi=mi EN&11AB LSBY0Y1Y2Y3EN MSB逻辑图逻辑图Y0Y1Y2Y3ENAB逻辑符号逻辑符号利用使能端实现扩展的例子：利用使能端实现扩展的例子：Y0Y1Y2Y3ENABY0Y1Y2Y3ENAB1I0I1I2Y0Y1Y2Y4Y3Y5Y6Y7（1）（2）当当I2=0时，时，(1)(1)片工作片工作, ,(2)(2)片禁止片禁止. .当当I2=1时时, (1), (1)片禁止片禁止, ,(2)(2)片工作片工作. .由两片由两片2线线4线译码器线译码器组成组成3线线8线译码器

18、线译码器l 74138-3/8线译码器线译码器 G1 G2A G2B A B C 1 1 1 1 1 1 & & & & & & & & Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 1 & 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 A B C G2A G2B G1 Y7 GND VCC Y1 Y2 Y3 Y4 Y5 Y6 Y0 A B C 74138 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 G1 G2A G2B 3个个输输入入端端3个个使使能能端端8个个输输出出端端74138

19、集成译码器功能表 输 入输 出G1G2AG2BA2A1A0Y0Y1Y2Y3Y4Y5Y6Y7HHHHHHHHHXHHHHHHHHHLHHHHHHHHHLLLLLLHHHHHHHHLLLLHHLHHHHHHHLLLHLHHLHHHHHHLLLHHHHHLHHHHHLLHLLHHHHLHHHHLLHLHHHHHHLHHHLLHHLHHHHHHLHHLLHHHHHHHHHHL0120AAAY 0121AAAY 0122AAAY 0123AAAY 0124AAAY 0125AAAY 0126AAAY 0127AAAY 3/83/8线译码器能产生三变量函数的全部最小项线译码器能产生三变量函数的全部最小项基

20、于这一点用该器件能够方便地实现三变量逻辑函数基于这一点用该器件能够方便地实现三变量逻辑函数 二、二、 二二十进制译码器十进制译码器输入输入: BCD码码.输出输出: 十个高、低电平编码十个高、低电平编码(常称常称4线线10线译码器线译码器)伪伪码码A3 A2 A1 A0 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y9 0 0 0 0 0 1 1 1 1 1 1 1 1 1 0 0 0 1 1 0 1 1 1 1 1 1 1 1 0 0 1 0 1 1 0 1 1 1 1 1 1 1 0 0 1 1 1 1 1 0 1 1 1 1 1 1 0 1 0 0 1 1 1 1 0 1 1

21、1 1 1 0 1 0 1 1 1 1 1 1 0 1 1 1 1 0 1 1 0 1 1 1 1 1 1 0 1 1 1 0 1 1 1 1 1 1 1 1 1 1 0 1 1 1 0 0 0 1 1 1 1 1 1 1 1 0 1 1 0 0 1 1 1 1 1 1 1 1 1 1 0 1 0 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1输输出出低低电电平平有有效效真值表4线线10线译码器逻辑表达式：线译码器逻辑表达式：Y0=A3A2A1A0Y1=A3A2A1A0Y2=A3A2A1A0Y3=A3A2A1A0Y4=A3A2A1A0Y5

22、=A3A2A1A0Y6=A3A2A1A0Y7=A3A2A1A0Y8=A3A2A1A0Y9=A3A2A1A0三、 显示译码器发光二极管显示器发光二极管显示器(LED)(LED) 按字形显示方式不同按字形显示方式不同显示器主要分为两类：显示器主要分为两类： 按发光物质不同按发光物质不同气体放电气体放电显示器显示器荧光数字显示器荧光数字显示器液晶显示器液晶显示器(LCD)(LCD)分段式分段式字型重叠式字型重叠式点阵式点阵式 译码器7446/7447（输出为低电平，驱动共阳显示器）译码器7448/7449（输出为高电平，驱动共阴显示器）abcdfge a b c d e f g a b c d e

23、f g 共阳七段显示器共阳七段显示器共阴七段显示器共阴七段显示器七段显示器七段显示器01abcdfga b c d e f g1 1 1 1 1 1 00 1 1 0 0 0 01 1 0 1 1 0 1e共阴极显示器共阴极显示器7448逻辑图逻辑图4个输个输入端入端3个辅助个辅助控制端控制端7 7个输出端个输出端l 译码器74487448功能框图功能框图ABCDagb.LTBI/RBORBI7448十进制或功能输 入BI/RBO输出字形LTRBIDCBAabcdefg0HHLLLLHH H HHHHL1HLLLHHL H HLLLL2HLLHLHH H LHHLH3HLLHHHH H HHL

24、LH15HHHHHHL L LLLLL消 隐脉冲灭零灯 测 试 LL L LLLLLHLLLLLLL L LLLLLL HH H HHHHHBCD-七段显示译码器七段显示译码器7448的逻辑功能的逻辑功能 功能输 入BI/RBO输出字形LTRBIDCBAabcdefg消 隐动态灭零灯 测 试 LL L L LLLLHLLLLLLL L L LLLLL HH H H HHHHl BCD-七段显示译码器七段显示译码器74148的逻辑功能的逻辑功能 灭灯输入灭灯输入BIBI/ /动态灭灯输出动态灭灯输出RBORBO：该控制端有时作为输入，有该控制端有时作为输入，有时作为输出。当作输入使用，且时作为输

25、出。当作输入使用，且BI=0BI=0时，无论其他输入为何，时，无论其他输入为何，灭灯。灭灯。 动态灭零输入动态灭零输入RBI：当当LT=1，RBI=0且输入代码也为零时，各且输入代码也为零时，各段输出为零（灭零，所有字形熄灭），同时段输出为零（灭零，所有字形熄灭），同时RBO=0 动态灭零输出动态灭零输出RBO：BI/RBO作为输出使用时，受控于作为输出使用时，受控于RBI。实现无意义位的实现无意义位的“消隐消隐”。即，当。即，当RBI=0，且输入代码为，且输入代码为0，RBO=0（表明该位为零，已灭灯）；当（表明该位为零，已灭灯）；当RBI=1，则，则RBO=1。 试灯输入试灯输入LT： 当

26、当LT=0时（此时，时（此时，BI/RBO是输出端且为高电是输出端且为高电平），无论其他输入端是什么状态，所有段输出均为平），无论其他输入端是什么状态，所有段输出均为1，显示，显示字形字形8。用于检查译码器和显示器的好坏。用于检查译码器和显示器的好坏。某译码显示电路有某译码显示电路有4位整数和位整数和3位小数。试画译码器之间辅助控位小数。试画译码器之间辅助控制端的连接线。要求电路能实现无意义位的制端的连接线。要求电路能实现无意义位的“消隐消隐”，且当数，且当数字为字为0时，必须显示：时，必须显示：“0.0”RBI RBO7448LT8RBI RBO7448LT8RBI RBO7448LT8RB

27、I RBO7448LT8RBO RBI7448LT8111RBO RBI7448LT8RBO RBI7448LT8整数部分整数部分,高位高位RBO接低位接低位RBI，当整数部分高位为，当整数部分高位为0，且被，且被灭掉时，低位才有灭零输入有效信号灭掉时，低位才有灭零输入有效信号小数部分小数部分,低位低位RBO接高位接高位RBI，当小数部分低位为，当小数部分低位为0，且被，且被灭掉时，高位才有灭零输入有效信号灭掉时，高位才有灭零输入有效信号四、四、 用译码器实现组合逻辑函数用译码器实现组合逻辑函数原理原理: 二进制译码器能产生输入信号的全部最小项二进制译码器能产生输入信号的全部最小项,而而 所有

28、组合逻辑函数均可写成最小项之和的形式所有组合逻辑函数均可写成最小项之和的形式.例例: 试用试用3线线 8线译码器和逻辑门实现下列函数线译码器和逻辑门实现下列函数F(Q,X,P)=m (0，1，4，6，7） =M（2，3，5）解题的几种方法：解题的几种方法： 利用利用高电平输出有效高电平输出有效的的译码器译码器和和或门或门。F(Q,X,P)=m0+m1+m4+m6+m701234567ABCPXQ高位高位1F（Q，X，P）F(Q,X,P)=m0+m1+m4+m6+m701234567ABCPXQ高位高位F（Q，X，P）&F(Q,X,P)=m0m1m4m6m7 利用利用低电平输出有效低电平

29、输出有效的的译码器译码器和和与非门与非门。F(Q,X,P) =m0+m1+m4+m6+m7 =m0m1m4m6m7 利用利用高电平输出有效高电平输出有效的的译码器译码器和和或非门或非门。F(Q,X,P)=m0+m1+m4+m6+m7=m2+m3+m501234567ABCPXQ高位高位1F（Q，X，P）利用利用低电平输出有效低电平输出有效的的译码器译码器和和与门与门。F(Q,X,P)=m2m3m501234567ABCPXQ高位高位F（Q，X，P）&F(Q,X,P)=m2m3m54.3.3 数据选择器数据选择器功能功能: 从从多路输入数据多路输入数据中选择其中的中选择其中的一路一路送至

30、输出端送至输出端.数据选择器简称数据选择器简称MUX，数据输入端数称为，数据输入端数称为通道数通道数数据选择器功能示意图数据选择器功能示意图: (以四选一数据选择器为例以四选一数据选择器为例)D0D1D2D3Y译译码码器器A0A1地址码输入地址码输入数据输入数据输入数据输出数据输出一、一、 数据选择器工作原理数据选择器工作原理 （以四选一数据选择器为例）（以四选一数据选择器为例）功能表功能表输出函数表达式输出函数表达式:Y= (A1A0)D0+ (A1A0)D1 + (A1A0)D2+ (A1A0)D3Y=miDii=03A1 A0 Y0 0 D00 1 D11 0 D21 1 D3 地址地址

31、数据数据输出输出&11A0A1D0D1D2D3Y1l 通用数据选择器集成电路通用数据选择器集成电路输入数输入数 TTL CMOS(数字数字) CMOS(模拟模拟) ECL 16 74150 4515 406728 74451 4096 8 74151 4512 4051 1016444 7445324 74153 4539 4052 1017482 7460442 74157 4519 4066 10159常用常用MUX集成电路集成电路以双四选一以双四选一MUX74153和八选一和八选一MUX74151说明之说明之EN012301G03MUXA0A11ST1D01D11D21D32D0

32、2D12D22D32ST1Y2Y7415301234567012G07MUXA0A1D0D1D2D3D4D5D6D7YY74151A2ENSTY=( (A1A0)D0+ (A1A0)D1 + (A1A0)D2+ (A1A0)D3)STY=（miDi）ST i=0 7利用选通控制端实现通道扩展的例子利用选通控制端实现通道扩展的例子:EN012301G03MUXA0A11ST1D01D11D21D32D02D12D22D32ST1Y2Y741531A21YA2=0 时时,由由A1A0选择选择1DiA2=1时时,由由A1A0选择选择2Di试用一片双四选一试用一片双四选一MUX74153完成八选一的功

33、能。完成八选一的功能。数据选择器通道扩展：数据选择器通道扩展：由四选一数据选择器组成由四选一数据选择器组成十六选一数据选择器的例子十六选一数据选择器的例子ZYA1A0 D0 D1 D2 D3YA1A0 D0 D1 D2 D3YA1A0 D0 D1 D2 D3YA1A0 D0 D1 D2 D3YA1A0 D0 D1 D2 D3A1A0A3A2 I0 I1 I2 I3 I4 I5 I6 I7 I8 I9 I10 I11 I12 I13I14 I15 二、数据选择器的应用二、数据选择器的应用 1、 用数据选择器实现组合逻辑函数用数据选择器实现组合逻辑函数基本思想基本思想: 由数据选择器的一般表达式由

34、数据选择器的一般表达式Y=miDi可知：利用可知：利用地址变量地址变量产生产生所有最小项，所有最小项，通过数据输入通过数据输入信号信号Di的不同取值，选取组成逻辑函数的的不同取值，选取组成逻辑函数的所需最小项所需最小项假设要实现的逻辑函数的输入变量数为假设要实现的逻辑函数的输入变量数为L，实际选用的，实际选用的数据选择器的地址输入端数为数据选择器的地址输入端数为k例例: 试用八选一数据选择器试用八选一数据选择器74151实现逻辑函数实现逻辑函数 F(A, B, C)=m(1, 2, 4, 7)解解: 待实现的函数为待实现的函数为: F(A, B, C)=m(1, 2, 4, 7) =ABC+A

35、BC+ABC+ABC74151的输出表达式为的输出表达式为:Y=(A2A1A0D0+A2A1A0D1+A2A1A0D2+A2A1A0D3 + A2A1A0D4+A2A1A0D5+A2A1A0D6+A2A1A0D7)ST（1）L k 时的设计方法时的设计方法 F(A, B, C)=m(1, 2, 4, 7) =ABC+ABC+ABC+ABCY=(A2A1A0D0+A2A1A0D1+A2A1A0D2+A2A1A0D3 + A2A1A0D4+A2A1A0D5+A2A1A0D6+A2A1A0D7)ST比较两式比较两式: 令令:ST=0A2=A ; A1=B ; A0=C D0=D3=D5=D6=0 D

36、1=D2=D4=D7=1要使要使Y=FY= ABCD0+ABCD1+ABCD2+ABCD3 + ABCD4+ABCD5+ABCD6+ABCD7Y=F0CAB0110100101234567012G07MUX74151EN电路图为：电路图为：Y=ABCD0+ABCD1+ABCD2+ABCD3 + ABCD4+ABCD5+ABCD6 +ABCD7=ABC+ABC+ABC+ABC注意：注意：用用MUX实现逻辑函数时，实现逻辑函数时，MUX必须被选通，必须被选通， 即即ST=0变量变量和和地址端地址端之间的连接必须正确。之间的连接必须正确。（2）Lk 时的设计方法时的设计方法 代数法和卡诺图法代数法和

37、卡诺图法 例：试用四选一例：试用四选一MUX实现逻辑函数实现逻辑函数F=AB+ABC+ABC解：当解：当MUX被选通时，其输出逻辑表达式为：被选通时，其输出逻辑表达式为：Y= (A1A0)D0+ (A1A0)D1+ (A1A0)D2+ (A1A0)D3 比较两式，令比较两式，令A1=A；A0=B；D0=1，D1=0，D2=C，D3=C则则 Y=FEN012301G03MUXA0A1STD0D1D2D3Y0BA10CCF将函数将函数F写成：写成：F=AB(C+C)+ ABC+ ABC=AB1+AB0+ABC+ABC例：用四选一数据选择器实现逻辑函数：例：用四选一数据选择器实现逻辑函数：F(A,B

38、,C,D)=m(1,2,4,9,10,11,12,14,15)解解:ABCD00011110000111101111 1 1111AB(C+D)AB(CD+CD)AB(CD)AB(C+D)令数据选择器的地址令数据选择器的地址A1A0=ABD0=CD+CD=CDCDD1=CD=CDD2=C+D=CDD3=C+D=CD=A1A0D0=A1A0D1=A1A0D3=A1A0D2注：上面采用注：上面采用A、B作为地址变量。实际上，地址变量作为地址变量。实际上，地址变量 的选取是任意的，选不同的变量为地址变量时，的选取是任意的，选不同的变量为地址变量时， 数据输入端数据输入端的信号也要随之变化，即解法的信

39、号也要随之变化，即解法不唯一不唯一EN012301G03MUXA0A1STD0D1D2D3Y0BAF&1CDDDCC电路图：电路图：如果令数据选择器的地址如果令数据选择器的地址A1A0=BCABCD00011110000111101111 1 1111 D0 D1D2D3D0=DD1=ADD3=AD2=D（2） MUX的其他应用举例的其他应用举例分时多路传输电路分时多路传输电路EN012301G03MUXA0A1STY0FABCDA1A00000011110 00 001 11 1A B C D A B C D AF当当b2b1b0=a2a1a0时，时，Y=0; 否则否则Y=1. 并行

40、数码比较器并行数码比较器01234567012G07MUXA0A1D0D1D2D3D4D5D6D7Y74151A2ENST001234567BIN/OCT&EN1a0a1a2b0b1b2124741384.3.4 数据分配器数据分配器 数据分配器的功能和数据分配器的功能和数据选择器数据选择器相反相反,是将一个输入是将一个输入通道上的信号送到多个输出端中的某一个通道上的信号送到多个输出端中的某一个.DENY0Y1Y2Y3A1A0 数据数据分配器分配器一分四一分四 数据分配器例子数据分配器例子:功功 能能 表表EN A1 A0 Y0 Y1 Y2 Y3 0 0 0 0 0 1 0 0 D 0

41、 0 0 1 0 1 0 D 0 0 1 1 0 0 0 D 0 1 1 1 0 0 0 D逻辑表达式逻辑表达式Yi=(miD)EN由译码器构成数据分配器的例子由译码器构成数据分配器的例子:015BIN/SIXTEEN1248&ENa0a1a2S1S2Y0Y15a34线线16线译码器线译码器D实际上实际上,数据分配器一般由带使能端的数据分配器一般由带使能端的译码器译码器构成构成.4.3.4 算术运算电路（加法器）算术运算电路（加法器）算术运算电路的核心为算术运算电路的核心为加法器加法器一、一、1位加法器位加法器1. 半加器（半加器（HA） 仅考虑两个一位二进制数相加，仅考虑两个一位二进

42、制数相加，而不考虑低位的进位，称为而不考虑低位的进位，称为半加半加ABSCCO半加器逻辑符号半加器逻辑符号设设: A、B为两个为两个加数加数，S 为为本位本位的的和和，C 为为本位本位向高位的向高位的 进位进位。则半加器的。则半加器的真值表真值表、方程式方程式、逻辑图逻辑图如下所示如下所示A B C S0 0 0 00 1 0 11 0 0 11 1 1 0 真值表真值表S=A BC=AB逻辑方程逻辑方程=1&ABSC 逻辑图逻辑图 2. 全加器全加器 在多位数相加时在多位数相加时,除考虑本位的两个加数外除考虑本位的两个加数外,还须考虑还须考虑低低位位向向本位本位的的进位进位.例例:1

43、 1 0 1 加数加数1 1 1 1 加数加数+) 1 1 1 1 0 低位向高位的进位低位向高位的进位1 1 1 0 0 和和实际参加一位数相加实际参加一位数相加,必须有三个量必须有三个量,它们是它们是: 本位加数本位加数 Ai 、Bi ； 低位向本位的进位低位向本位的进位 Ci-1 一位全加器的输出结果为：一位全加器的输出结果为： 本位和本位和 Si ； 本位向高位的进位本位向高位的进位 Ci 全加器电路设计：全加器电路设计：Ai Bi Ci-1 Ci Si 0 0 0 0 0 0 0 1 0 1 0 1 0 0 1 0 1 1 1 0 1 0 0 0 1 1 0 1 1 0 1 1 0

44、1 0 1 1 1 1 1=Ai Bi Ci-1Si=（AiBi+AiBi）Ci-1 + （AiBi+AiBi）Ci-1=（Ai Bi ）Ci-1+AiBi Ci= （AiBi+AiBi）Ci-1+AiBi由两个半加器实现一个全加器由两个半加器实现一个全加器Ci-1Si（Ai Bi） Ci-1COAiBiCOAi BiAiBi1CiAiBiSiCiCO全加器逻辑符号全加器逻辑符号Ci-1CI1. 串行进位加法器串行进位加法器 当有多位数相加时，可模仿当有多位数相加时，可模仿笔算，笔算，用用全加器全加器构成串行构成串行进位加法器进位加法器.A3B3S3C3COCIA2B2S2C2COCIA1B1

45、S1C1COCIA0B0S0C0COCI四位串行进位加法器四位串行进位加法器一、多位加法器一、多位加法器串行进位加法器特点串行进位加法器特点: 结构简单结构简单; 运算速度慢运算速度慢.A1A2S1C2COC0CIB1B2S27482A1A2S1C4COC0CIA3A4S2B1B2B3B4S3S474832. 超前进位加法器超前进位加法器设计思想设计思想: 由两个加数由两个加数,首先求得各位的进位首先求得各位的进位,然后再经全然后再经全 加器算出结果加器算出结果.全加器的进位表达式全加器的进位表达式: Ci= （AiBi+AiBi）Ci-1+AiBi= AiBi+(Ai+Bi)Ci-1令令:G

46、i= AiBi-进位产生项进位产生项Pi= (Ai+Bi)-进位传送项进位传送项则则: Ci=Gi+PiCi-1若两个三位二进制数相加若两个三位二进制数相加A=A2A1A0 B=B2B1B0则则: C0=G0 C1=G1+P1C0 C2=G2+P2C1 由由Pi 、Gi 并经过两级门电路就可求得进位信号并经过两级门电路就可求得进位信号C。实际实现中，是将求实际实现中，是将求Gi 和和Pi 的电路放进全加器中，而将的电路放进全加器中，而将全加器中求进位信号的电路去除全加器中求进位信号的电路去除. 这种求进位信号这种求进位信号C 的电路称为的电路称为超前进位电路（超前进位电路（CLA）Ci=Gi+

47、PiCi-1Gi= AiBi Pi= Ai+Bi 四位超前进位加法器结构图：四位超前进位加法器结构图：A3 B3A2 B2A1 B1A0 B00FAFAFAFAG3 P3 S3G2 P2 S2G1 P1 S1G0 P0 S0超前进位电路（超前进位电路（CLA）C0C1C2C3三、加法器的应用举例三、加法器的应用举例(1)将将8421BCD码转换为余码转换为余3 BCD码的代码转换电路码的代码转换电路. A1A2S1C4COC0CIA3A4S2B1B2B3B4S3S47483ABCD1100Y1Y2Y3Y40(2) 四位二进制加四位二进制加/减器的实现减器的实现两个运算数分别为两个运算数分别为:

48、 P=P4P3P2P1 Q=Q4Q3Q2Q1控制信号为控制信号为: SS 功能功能0 (P)2+(Q)21 (P)2(Q)2关于减法电路探讨关于减法电路探讨 AB = AB原原 = A+B补补 = A+B反反+1 (1)(1)式的实现方法式的实现方法: (以以4位数相位数相减为例减为例)A1A2S1COCIA3A4S2B1B2B3B4S3S47483D1D2D3D41V(借位借位 信号信号)1注意：注意：1、 AB时时 ，V=0； AB，输出，输出D4D3 D2D1 即为即为AB之差；之差； 若若AB) Y(AB)=AB Y(AB)Y(AB,如如A3B3=01, 则则AB,如如 A2B2=01, 则则AB,如如 A1B1=01, 则则AB,如如 A0B0=01, 则则AB) I(A