2005下学期B卷答卷

1、第 1 页共 5 页 杭州电子科技大学学生考试卷 （B ）卷 考试课程 EDA 技术与 VHDL 考试日期 年 月曰 成绩 参考答卷 】田千口 i=r. 课程号 B0405010 教师号 任课教师姓名 考生姓名 学号（8 位） 年级 专业 5. 流水线设计是一种优化方式，下列哪一项对资源共享描述正确 二。C A. 面积优化方法，不会有速度优化效果 B. 速度优化方法，不会有面积优化效果 C. 面积优化方法，可能会有速度优化效果 D. 速度优化方法，可能会有面积优化效果 6. 在 VHDL语言中，下列对时钟边沿检测描述中，错误的是 =_。D 、单项选择题：（20 分） 1.下列那个流程是正确的基

2、于 EDA 软件的 FPGA / CPLD 设计流程：B A.原理图/HDL 文本输入T适配T综合T功能仿真T编程下载T硬件测试 B. 原理图/HDL 文本输入T功能仿真T综合T适配T编程下载T硬件测试 C. 原理图/HDL 文本输入T功能仿真T综合T编程下载TT适配硬件测试； D. 原理图/HDL 文本输入T功能仿真T适配T编程下载T综合T硬件测试 2 .综合是 EDA 设计流程的关键步骤， 综合就是把抽象设计层次中的一种表示转化成另一种表示的过程； 在 下面对综合的描述中， _ 是错误的。C A. 综合就是将电路的高级语言转化成低级的，可与 FPGA / CPLD 的基本结构相映射的网表文

3、件； B. 为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束； C. 综合是纯软件的转换过程，与器件硬件结构无关； D. 综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程， 并且这种映射关系不 是唯一的。 3. CPLD 的可编程是主要基于什么结构：。D A. if clk event and clk = 1 then B. if falli ng_edge(clk) the n C. if clk event and clk = 0 then D.if clk stable and not clk = 1 then 7. _ 状态机编码方式中，其中 占

4、用触发器较多，但其实现比较适合 A. 状态位直接输出型编码 B. 顺序编码 C. 一位热码编码 D. 以上都不是 8. 子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化） 度（即速度优化）；指出下列那种方法是速度优化 _ 。A A.流水线设计 B.资源共享 C.逻辑优化 D.串行化 8.不完整的 IF 语句，其综合结果可实现 _ 。A A. 时序电路 B. 双向控制电路 FPGA 的应用 C 以及提高运行速 A .查找表（LUT ）； B. ROM 可编程； C. PAL 可编程； D. 与或阵列可编程； 4. IP 核在 EDA 技术和开发中具有十分重要的地位，以 HDL 方式提供

5、的 IP 被称为：。C A. 硬 IP ； B. 固 IP ； C. 条件相或的逻辑电路 D. 三态控制电路 10 .在一个 VHDL 设计中 Idata 是一个信号，数据类型为 stdogic_vector, 的。 D A. idata = “00001111” B. idata = b ” 0000_1111 C. idata = X ” AB D idata = 16 ” 01” ; 试指出下面那个赋值语句是错误 C.软 IP ； D.都不是; 第 2 页共 5 页 、EDA 名词解释，写出下列缩写的中文（或者英文）含义： （10 分） 1. SOC 单芯片系统 2. FPGA 现场可编

6、程门阵列 3. LUT 查找表 4. EDA 电子设计自动化 5. Sy nthesis 综合 、VHDL 程序填空：（10 分） 下面程序是一个 10 线4 线优先编码器的 VHDL 描述，试补充完整。 LIBRARY IEEE ; USE IEEE. STD_LOGIC_1164 .ALL; ENTITY coder IS PORT ( din : IN STD_LOGIC_VECTOR( 9 DOWNTO 0 ); output : OUT STD_LOGIC_VECTOR(3 DOWNTO 0); END coder; ARCHITECTURE behav OF CODERIS SIG

7、NAL SIN : STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN PROCESS ( DIN ) BEGIN IF (din(9)=0)THEN SIN = 1001; ELSIF (din(8)= 0 ) THEN SIN = 1000; ELSIF (din(7)=0)THEN SIN = 0111; ELSIF (din(6)=0)THEN SIN = 0110; ELSIF (din(5)=0)THEN SIN = 0101; ELSIF (din(4)=0)THEN SIN = 0100; ELSIF (din(3)=0)THEN SIN = 0011; E

8、LSIF (din(2)=0) THEN SIN = 0010; ELSIF (din(1)=0)THEN SIN = 0001; ELSE SIN = 0000 ”； END IF ; END PROCESS ; Output = sin ; END behav; 四、VHDLg序改错：（10 分） 仔细阅读下列程序，回答问题 1 LIBRARY IEEE; 2 USE IEEE.STD_LOGIC_1164.ALL; 3 3 ENTITY CNT4 IS 4 PORT ( CLK : IN STD_LOGIC ; 5 Q : OUT STD_LOGIC_VECTOR(3 DOWNTO 0)

9、; 6 END CNT4; 7 ARCHITECTURE bhv OF CNT4 IS 8 SIGNAL Q1 : STD_LOGIC_VECTOR(3 DOWNTO 0); 9 BEGIN 10 PROCESS (CLK) BEGIN 11 IF RISING_EDGE(CLK) begin 12 IF Q1 15 THEN 13 Q1= Q1 + 1 ; 14 ELSE 15 Q1 0); 16 END IF; 17 END IF; 18 END PROCESS ; 19 Q = Q1; 20 END bhv; 22 1. 在程序中存在两处错误，试指出，并说明理由： 在 MAX+Plusl

10、l 中编译时，提示的第一条错误为： Error: Li ne 12: File e:myworktestc nt4.vhd: VHDL syntax error: If stateme nt must have THEN, but found BEGIN in stead 12 行，IF 语句对应的关键字是 then而非 begin 14 行，Q1 是矢量，不能直接和整数 1 相加，需要使用重载函数 2. 修改相应行的程序（如果是缺少语句请指出大致的行数） ： 错误 1 行号： 12 程序改为：BEGIN 改为 THEN 错误 2 行号： 3 程序改为：USE IEEE.STD_LOGIC_U

11、NSIGNED.ALL;第 3 页共 5 页 五、阅读下列 VHD 程序，画出原理图(RTL 级)：(10 分)RTL 寄存器传输级 library ieee; use ieee.std_logic_1164.all; en tity lfsr is port ( clk : in std_logic; clr : in std_logic; d : in std_logic; mout : out std_logic ); end lfsr; architecture rtl of lfsr is sig nal sreg : std_logic; begin shift_p : proce

12、ss(clk,clr) variable s : std_logic; begin if clr = 1 then s := 0 ； elsif risin g_edge(clk) the n s := sreg xor (not d); end if; sreg = s; end process; mout = sreg; end rtl; 六、写 VHD 程序：（20 分） 1.设计一个 3-8 译码器 输入端口: din 输入端，位宽为 3 位 EN 译码器输出使能，高电平有效 输出端口: xout 译码器输出，低电平有效 LIBRARY IEEE; USE IEEE.STD_LOGIC

13、_1164.ALL; ENTITY DECODE3_8 IS PORT ( DIN : IN STD_LOGIC_VECTOR (2 DOWNTO 0); EN : IN STD_LOGIC; XOUT : OUT STD_LOGIC_VECTOR (7 DOWNTO 0); END DECODE3_8; ARCHITECTURE ONE OF DECODE3_8 IS BEGIN PROCESS (DIN, EN) BEGIN IF EN = 1 THEN IF DIN = “1” THEN XOUT = “11111110 ”； ELSIF DIN = 110 ” THEN XOUT =

14、11111101 ”; ELSIF DIN = 101 ” THEN XOUT = 11111011 ”; ELSIF DIN = 100 ” THEN XOUT = 11110111 ”; ELSIF DIN = 011 ” THEN XOUT = 11101111 ”; ELSIF DIN = 010 ” THEN XOUT = 11011111 ”; ELSIF DIN = 001 ” THEN XOUT = 10111111 ”; ELSE XOUT = “11111011 ”； END IF; END PROCESS; END ONE; 2.看下面原理图，写出相应 VHDL 描述 L

15、IBARRY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY MYCIR IS PORT ( XIN, CLK : IN STD_LOGIC; YOUT : OUT STD_LOGIC); END MYCIR; ARCHITECTURE ONE OF MYCIR IS SIGNAL A, B, C; BEGIN B = XIN OR A; PROCESS (CLK) BEGIN IF CLK EVENT AND CLK = 1 THEN A = C; C = B; END IF; END PROCESS; YOUT = C; END ONE;xin clk

16、yout 第 4 页共 5 页 图(b)状态机结构圏 1.试判断该状态机类型，并说明理由。 该状态机为 moore 型状态机，输出数据 outa 和输入 ina 没有直接逻辑关系，outa 是时钟 elk 的同步时 序逻辑。 2.根据状态图，写出对应于结构图(b)，分别由主控组合进程和主控时序进程组成的 VHDL 有限状态机描述 Library ieee; Use ieee.std_logic_1164.all; Entity mooreb is Port (clk, reset : in std_logic; Ina : in std_logic_vector (1 downto 0); O

17、uta : out std_logic_vector (3 downto 0); End mooreb; Architecture one of mooreb is Type ms_state is (stO, st1, st2, st3); Signal c_st, n_st : ms_state; Begin Process (clk, reset) Begin If reset = 1 then c_st = st0; Elsif clk event and clk = 1 then c_st if ina = 00 ” then n_st = st0; Else n_st = st1;

18、 End if; Outa if ina = 00 ” then n_st = st1; 3若已知输入信号如下图所示，分析状态机的工作时序，画出该状态机的状态转换值( curre nt_state)和输出 控制信号(outa)； llz reset H 0 clk H O +) Ina HD ：0 X 2 )C L x x 3 K 0 X 2 X 0 ； 国 Dwita B 1010 1010JKlOOOXl 100 X1101 1000X1100 lOlO 其 lDOO/HOiffXllDl * 1D1D : c_st V stO r sto x 5ti * Sts x St3 x sto x 5ti X 只E X X sti X