通信工程MFSK数字信号频带传输系统的设计

1、湖南文理学院课程设计报告课程名称： 通信系统课程设计 专业班级： 通信工程12102班 学号（30）学生姓名： 尹显坤 指导教师： 杨智 完成时间： 2015年 11 月 23日 报告成绩： 评阅意见： 评阅教师 日期 湖南文理学院制二 设计要求22.1 多进制调制的特点22.1.1数字通信系统是利用数字信号来传递信息的通信系统，如下图所示22.1.2 各部分功能22.1.3数字通信的主要特点32.2 多进制数字调制3三 设计原理与目的43.1 MFSK简介43.2多进制数字频率调制的原理53.3多进制数字频率解调的原理53.4 MFSK 调制解调原理63.5 MFSK信号的频谱、带宽及频带利

2、用率73.6 MFSK系统的误码性能8四 方案论证94.1 FPGA简介94.2 FPGA概述94.3 ALTERA可编程逻辑器件简介10五 MFSK的VHDL设计115.1 MFSK调制电路的VHDL设计及实现115.2 MFSK解调电路的VHDL设计及实现135.3 MFSK调制解调电路的VHDL设计及实现14六 硬件实现166.1程序下载166.2波形验证17七 结果分析与体会18参考文献18附录 原文总程序：19一 设计题目 MFSK数字信号频带传输系统的设计.二 设计要求2.1 多进制调制的特点 数字通信的早期历史是与电报的发展联系在一起的。1937年，英国人AH里夫斯提出脉码调制（

3、PCM），从而推动了模拟信号数字化的进程。 1946年，法国人EM德洛雷因发明增量调制。1950年CC卡特勒提出差值编码。1947年，美国贝尔实验室研制出供实验用的24路电子管脉码调制装置，证实了实现PCM的可行性。1953年发明了不用编码管的反馈比较型编码器，扩大了输入信号的动态范围。1962年，美国研制出晶体管24路1544兆比/秒脉码调制设备，并在市话网局间使用。 数字通信与模拟通信相比具有明显的优点。它抗干扰能力强，通信质量不受距离的影响，能适应各种通信业务的要求，便于采用大规模集成电路，便于实现保密通信和计算机管理。不足之处是占用的信道频带较宽。 20世纪90年代，数字通信向超高速大

4、容量长距离方向发展，高效编码技术日益成熟，语声编码已走向实用化，新的数字化智能终端将进一步发展。2.1.1数字通信系统是利用数字信号来传递信息的通信系统，如下图所示 数字信源 编码器 调制器信道 解调器 译码器 信宿干扰源图2.1数字通信系统2.1.2 各部分功能（1）信源编码与译码信源编码的作用： 设法减少码元数目和降低码元速率，即通常所说的数据压缩。码元速率将直接影响传输所占的带宽，而传输带宽又直接反映了通信的有效性。（2） 信道编码与译码 为了减少差错，信道编码器对传输的信息码元按一定的规则加入保护成分（监督元），组成所谓“抗干扰编码”。接收端的信道译码器按一定规则进行解码，从解码过程中

5、发现错误或纠正错误，从而提高通信系统抗干扰能力，实现可靠通信。 （3）加密与解密 在需要实现保密通信的场合，为了保证所传信息的安全，人为将被传输的数字序列扰乱，即加上密码，这种处理过程叫加密。在接收端利用与发送端相同的密码复制品对收到的数字序列进行解密，恢复原来信息，叫解密。（4） 数字调制与解调 数字调制就是把数字基带信号的频谱搬移到载频处， 形成适合在信道中传输的频带信号。 基本的数字调制方式有振幅键控ASK、频移键控FSK、绝对相移键控PSK、相对（差分）相移键控DPSK。（5） 同步与数字复接 同步是使收、发两端的信号在时间上保持步调一致。按照同步的功用不同，可分为载波同步、位同步、群

6、同步和网同步。数字复接就是依据时分复用基本原理把若干个低速数字信号合并成一个高速的数字信号，以扩大传输容量和提高传输效率。2.1.3数字通信的主要特点(1)抗干扰能力强。(2)远距离传输可消除噪声积累。(3)采用信道编码技术可控制差错。降低误码率， 提高传输的可靠性。(4)易于与各种数字终端接口，用现代计算技术对信号进行处理、加工、变换、存储，从而形成能网。 数字通信的缺点（1）占据宽的系统频带，因此数字通信的频带利用率不高。（2）数字通信对同步要求高，因而系统设备比较复杂。（3）不过，随着光纤等的采用、 窄带调制技术和超大规模集成电路的发展，数字通信的这些缺点已经弱化。数字通信将占主导地位。

7、2.2 多进制数字调制 频率件控是用数字基带信号控制载波信号的频率，即以不同频率的高频振荡来表示不同的数字基带信号。多进制数字频率调制也称为多元调频或多频制。用多个频率不同的正弦波分别代表不同的数字信号，在某一码元时间内只发送其中一个频率。 所谓多进制数字调制，就是利用多进制数字基带信号去调制高频载波的某个参量，如幅度、频率或相位的过程。根据被调参量的不同，多进制数字调制可分为多进制幅度键控（MASK）、多进制频移键控（MFSK）以及多进制相移键控（MPSK或MDPSK）。也可以把载波的两个参量组合起来进行调制，如把幅度和相位组合起来得到多进制幅相键控（MAPK）或它的特殊形式多进制正交幅度调

8、制（MQAM）等。 由于多进制数字已调信号的被调参数在一个码元间隔内有多个取值，因此，与二进制数字调制相比，多进制数字调制有以下几个特点： （1）在码元速率（传码率）相同条件下，可以提高信息速率（传信率），使系统频带利用率增大。码元速率相同时， 进制数传系统的信息速率是二进制的 倍。在实际应用中，通常取 ，k为大于1的正整数。 （2）在信息速率相同条件下，可以降低码元速率，以提高传输的可靠性。信息速率相同时， 进制的码元宽度是二进制的 倍，这样可以增加每个码元的能量，并能减小码间串扰影响等。 正是基于这些特点，使多进制数字调制方式得到了广泛的使用。不过，获得以上几点好处所付出的代价是，信号功率

9、需求增加和实现复杂度加大。三 设计原理与目的3.1 MFSK简介 多进制数字频率调制（MFSK）简称多频制，是2FSK方式的推广。它是用不同的载波频率代表种数字信息。多进制频键控（MFSK）的基本原理和2FSK是相同的，其调制可以用频率键控法（频率选择法）和模拟的调频法来实现，不同之处在于使用键控法时其供选的频率有M个，选择逻辑电路也比较复杂。 MFSK（多进制频移控），是一种在各种频率离散音频脉冲爆发传送数字信息的信号调制方法。它原来是欧洲和英国政府机构在20世纪中叶使用。在那时它叫做Piccolo,一种乐器的名字，这种乐器的声音音调很高. MFSK类似频移监控（FSK），但是使用的频率要至

10、少是两个。最常见的MFSK形式使用16个频率，叫做MFSK16。这些音调一次传送一个。每个音调持续时间不到一秒。MFSK中波特（每秒传输的数目）与比特/秒（bps）的比率要比二进制中小。这减少了噪音和对数据传输速率的干扰的错误的产生。为了提供更大的精确性，前向纠错技术（FEC）被使用。 MFSK的主要缺点是信号频带宽，频带利用率低。因此，MFSK多用于调制速率低及多径延时比较严重的信道，如无线短波信道。3.2多进制数字频率调制的原理 串/并变换器和逻辑电路1将一组组输入的二进制码（每k个码元为一组）对应地转换成有M种状态的一个个多进制码。这M个状态分别对应M个不同的载波频率。当 某 组k位二进

11、制码到来时，逻辑电路1的输出一方面接通某个门电路，让相应的载频发送出去，另一方面同时关闭其余所有的门电路。于是当一组组二进制码元输入时，经相加器组合输出的便是一个M进制调频波形，其原理框图如下：二进制信息并串转换逻辑电路f1f1f1门电路门电路门电路相加器12。M12。MMMFSK相加器 图3.1 多进制频率调制系统的调制方框图3.3多进制数字频率解调的原理 MFSK的解调同样有相干解调、非相干解调和锁相环法解调等多种解调方式，其中非相干解调的原理如下图所示M频制的解调部分由M个带通滤波器、包络检波器及一个抽样判决器、逻辑电路2组成。各带通滤波器的中心频率分别对应发送端各个载频。因而，当某一已

12、调载频信号到来时，在任一码元持续时间内，只有与发送端频率相应的一个带通滤波器能收到信号，其它带通滤波器只有噪声通过。抽样判决器的任务是比较所有包络检波器输出的电压，并选出最大者作为输出，这个输出是一位与发端载频相应的M进制数。逻辑电路2把这个M进制数译成k位二进制并行码，并进一步做并/串变换恢复二进制信息输出，从而完成数字信号的传输。 其原理框图如下：接受滤波器带通滤波器 f1带通滤波器 f2带通滤波器 f3包络检波包络检波包络检波 抽样判决器逻辑电路MFS信息K12二进制信息M。图3.2 多进制频率调制系统的解调方框图3.4 MFSK 调制解调原理 为了提高通信系统传输信息的有效性（信息传输

13、速率或系统的频带利用率）和可靠性（抗噪声性能），常采用多进制数字调制技术。通常把状态数大于2 的数字信号称为多进制信号。多进制数字调制，即用多进制信号去调制载波，例如用M进制的信号去键控载波而得到M进制已调信号，一般取M=2k（k 为正整数），这样一个多进制码元所传输的信息量是二进制码元的k 倍。MFSK 系统又称为多进制调频或多频制，它是2FSK 系统的推广，该系统有 M 个不同的载波频率可供选择，每一个载波频率对应一个M进制码元信息， 即用多个频率不同的正弦波分别代表不同的数字信号，在某一码元时间内只发送其中一个频率的信号。MFSK 系统框图如下图所示。当接收到某个载波时，只有一个带通滤波

14、器有信号输出，其它的带通滤波器只有噪声输出，抽样判决电路和逻辑电路的任务就是在某一时刻比较所有包络检波器的输出电压，判断哪一路的输出最大，选出最大的输出，就得到一个多进制码元，经逻辑电路转变成k 位二进制并行码，再经并/串变换电路转换成串行二进制码，从而完成解调任务1。其原理框图如下：图3.3 多进制频率调制解调系统的方框图 图中，串/并变换器和逻辑电路1将一组组输入的二进制码（每个码元为一组）对应地转换成有（）种状态的一个个多进制码。这个状态分别对应个不同的载波频率（,、,）。当某组位二进制码到来时，逻辑电路1的输出一方面接通某个门电路，让相应的载频发送出去，另一方面同时关闭其余所有的门电路

15、。于是当一组组二进制码元输入时，经相加器组合输出的便是一个进制调频波形。 频制的解调部分由个带通滤波器、包络检波器及一个抽样判决器、逻辑电路2组成。各带通滤波器的中心频率分别对应发送端各个载频。因而，当某一已调载频信号到来时，在任一码元 持续时间内，只有与发送端频率相应的一个带通滤波器能收到信号，其它带通滤波器只有噪声通过。抽样判决器的任务是比较所有包络检波器输出的电压，并选出最 大者作为输出，这个输出是一位与发端载频相应的进制数。逻辑电路2把这个进制数译成位二进制并行码，并进一步做并/串变换恢复二进制信息输出，从而完成数字信号的传输。3.5 MFSK信号的频谱、带宽及频带利用率 键控法产生的

16、MFSK信号，可以看作由M个幅度相同、载频不同、时间上互不重叠的2ASK信号叠加的结果。设MFSK信号码元的宽度为，即传输速率（Baud），则频制信号的带宽为 . 式中为最高选用载频,为最低选用载频。MFSK信号功率谱图如下所示。图3.4 MFSK信号的功率谱 若相邻载频之差等于，即相邻频率的功率谱主瓣刚好互不重叠，这时的MFSK信号的带宽及频带利用率分别为      (1)             

17、60; (2)式中，,K=2,3.。可见，MFSK信号的带宽随频率数的增大而线性增宽，频带利用率明显下降。与MASK的频带利用率比较，其关系为 (3)这说明，MFSK的频带利用率总是低于MASK的频带利用率。3.6 MFSK系统的误码性能 MFSK信号采用非相干解调时系统的误码率为 ( 4)式中，为平均信噪比。 MFSK信号采用相干解调时系统的误码率为 (5)可以看出，多频制误码率随增大而增加，但与多电平调制相比增加的速度要小的多。四 方案论证4.1 FPGA简介 FPGA是现场可编程门阵列器件(Field Programmable Gate Array)的简称，它是复杂可编程逻辑器件(Com

18、plex Programmable Logic Device)的一个分支。在过去的课程设计中用的最多的是ALTERA公司的MAX7000s 系列芯片，本次设计仍将使用它们。4.2 FPGA概述FPGA结构原理图如下：图4.1 FPGA结构原理图 FPGA通常由布线资源围绕的可编程单元构成阵列，又由可编程I/O单元围绕阵列构成整个芯片。其内部结构称为LCA（Logic Cell Array），由可编程逻辑块（CLB）、可编程输入输出模块（IOB）和可编程内部连线（PIC）三个部分组成。排成阵列的逻辑单元由布线通道中的可编程连线连接起来实现一定的逻辑功能。 FPGA是由掩膜可编程门阵列和可编程逻辑

19、器件演变而来的，将它们的特性结合在一起，使得FPGA既有门阵列的高逻辑密度和通用性，又有可编程逻辑器件的用户可编程特性。鉴于此，FPGA是可编程逻辑器件的一个发展趋势。 FPGA由可编程逻辑单元阵列、布线资源和可编程的IO单元阵列构成，一个FPGA包含丰富的逻辑门、寄存器和IO资源。一片FPGA芯片就可以实现数百片甚至更多个标准数字集成电路所实现的系统。 FPGA的结构灵活，其逻辑单元、可编程内部连线和IO单元都可以由用户编程，可以实现任何逻辑功能，满足各种设计需求。其速度快，功耗低，通用性强，特别适用于复杂系统的设计。使用FPGA还可以实现动态配置、在线系统重构（可以在系统运行的不同时刻，按

20、需要改变电路的功能，使系统具备多种空间相关或时间相关的任务）及硬件软化、软件硬化等功能。 鉴于高频疲劳试验机控制器控制规模比较大，功能复杂，故我们在研制过程中，在传统试验机控制器的基础上，通过FPGA技术及微机技术两者的结合，来全面提升控制器系统的性能，使整机的工作效率、控制精度和电气系统可靠性得到了提高，且操作方便而又不乏技术的先进性。4.3 ALTERA可编程逻辑器件简介 可编程逻辑器件的两种主要类型是现场可编程门阵列（FPGA）和复杂可编程逻辑器件（CPLD）。 在这两类可编程逻辑器件中，FPGA提供了最高的逻辑密度、最丰富的特性和最高的性能。 现在最新的FPGA器件，如Xilinx V

21、irtex系列中的部分器件，可提供八百万"系统门"（相对逻辑密度）。 这些先进的器件还提供诸如内建的硬连线处理器（如IBM Power PC）、大容量存储器、时钟管理系统等特性，并支持多种最新的超快速器件至器件（device-to-device）信号技术。 FPGA被应用于范围广泛的应用中，从数据处理和存储，以及到仪器仪表、电信和数字信号处理等。 与此相比，CPLD提供的逻辑资源少得多 - 最高约1万门。 但是，CPLD提供了非常好的可预测性，因此对于关键的控制应用非常理想。 而且如Xilinx Cool Runner系列CPLD器件需要的功耗极低。 可编程逻辑器件，英文全

22、称为：programmable logic device 即 PLD。 PLD是作为一种通用集成电路产生的，他的逻辑功能按照用户对器件编程来确定。一般的PLD的集成度很高，足以满足设计一般的数字系统的需要。这样就可以由设计人员自行编程而把一个数字系统“集成”在一片PLD上，而不必去请芯片制造厂商设计和制作专用的集成电路芯片了。 PLD与一般数字芯片不同的是：PLD内部的数字电路可以在出厂后才规划决定，有些类型的PLD也允许在规划决定后再次进行变更、改变，而一般数字芯片在出厂前就已经决定其内部电路，无法在出厂后再次改变，事实上一般的模拟芯片、混讯芯片也都一样，都是在出厂后就无法再对其内部电路进行

23、调修。PLD与一般数字芯片不同的是：PLD内部的数字电路可以在出厂后才规划决定，有些类型的PLD也允许在规划决定后再次进行变更、改变，而一般数字芯片在出厂前就已经决定其内部电路，无法在出厂后再次改变，事实上一般的模拟芯片、混讯芯片也都一样，都是在出厂后就无法再对其内部电路进行调修。 目前FPGA的逻辑功能块在规模和实现逻辑功能的能力上存在很大差别。在这方面美国美国ALTERA公司以雄厚的技术实力、独特的设计构思和功能齐全的芯片开发系统在激烈的市场竞争中脱颖而出。为满足更广泛的设计要求，ALTERA公司对其开发的FPGA器件进行了改进，推出了功能超过普通FPGA的FLEX8000系列。再后来又推

24、出了MAX7000S系列产品。通过该公司的先进的芯片开发软件MAX+PLUS II，用户可以任意对芯片进行编程、加密或用软件代替硬件，以满足自己的设计需要。五 MFSK的VHDL设计5.1 MFSK调制电路的VHDL设计及实现 MFSK 信号的产生有两种方法，直接调频法和频率键控法。直接调频法是用数字基带信号直接控制载频振荡器的振荡频率。频率键控法也称频率选择法，当M=4 时，它有4个独立的振荡器，数字基带信号控制四选一开关，从而选择不同的高频振荡信号实现MFSK 调制，基带信号通过串/并转换得到2 位并行信号，四选一开关根据两位并行信号选择相应的载波输出，当某组K位二进制码到来时，其调制方框

25、图如下图所示 在MAX+PLUSII 环境下，对MFSK 调制电路进行VHDL 设计，并进行编译、仿真，得到调制模块的元件图如下图5.2以及仿真波形如下图5.3所示：图5.2 调制模块的元件图图5.3 调制波仿真图图5.4 调制模块仿真局部放大图 上图是调制程序的时序仿真图，在时序仿真中，仿真的总时间是50us,输入的调制信号X为550K的频率，输入的时钟信号clock为0.9M的频率，在时序仿真中，通过计数器q的变化得到并行信号yy,根据yy最终得到调制波信号Y1。5.2 MFSK解调电路的VHDL设计及实现 四频制的解调部分如下图由四个 带通滤波器、包络检波器及一个抽样判决器、逻辑电路2组

26、成。各带通滤波器的中心频率分别对应发送端各个载频。因而，当某一已调载频信号到来时，在任一码元 持续时间内，只有与发送端频率相应的一个带通滤波器能收到信号，其它带通滤波器只有噪声通过。抽样判决器的任务是比较所有包络检波器输出的电压，并选出最 大者作为输出，这个输出是一位与发端载频相应的进制数。ClkStart已调信号X分频器q寄存器xx计数器m判决器 yy并/串转换基带信号图5.5 四频制的解调方框图图5.6 解调波仿真图 图5.7解调波仿真局部放大图 图5.7是解调程序的时序仿真放大图，在时序仿真中，仿真的总时间是50us,输入的调制信号X为编辑输入的四进制时钟信号，输入的时钟信号c

27、lock为0.9M的频率，通过时序仿真，得到解调波信号Y2。5.3 MFSK调制解调电路的VHDL设计及实现 综合调制模块与解调模块就可以得到整个调制解调系统的方框图，如下图所示：Clk基带信号StartClkX YStartClkX YStart信号图5.8调制解调系统 对MFSK调制解调系统电路进行VHDL 设计，并进行编译、仿真，得到调制解调系统模块的元件图如下图所示： 图5.9 调制解调系统模块图5.11调制解调时序仿真全图图5.12调制解调系统局部放大仿真图 图5.11与 图5.12是调制解调完整程序的时序仿真图，在时序图中，clock是12.5M频率的输入时钟信号，start是高电

28、平，X为550K的频率的调制波，从图中可以看到输出的已调波y1，共有四种不同宽度信号，他们代表着四种不同频率的已调信号。以及可以看到输出的解调波y2，解调波形与原基带信号大致一样，有稍微的延迟。六 硬件实现 设定工程文件后，选择用于编程的目标芯片，以便能在编译后得到有针对性的时序仿真文件。在程序编好后，并且经过编译没有任何错误，仿真也得出了正确的波形后，就可以将程序下载到指定的芯片上。本次毕设所使用的下载芯片是EPM7128SL84-15芯片。6.1程序下载 下载验证的步骤以及所使用的器件如下： 选择菜单AssignDevice,在弹出的对话框中的“Device Family”下拉列表中选择需

29、要的器件系列（MAX7000），使Show Only Fastest Speed Grades选项前的“”去掉，以便显示出所有速度级别的器件，选择EPM7128SL84-15芯片。在设计中，设定某项VHDL为工程应该注意的问题： 1.如果设计项目由多个VHDL文件组成，应先对低层次文件分别进行编辑、设置成工程、编译、综合，乃至仿真测试，通过以后备用。 2.最后将顶层文件（存在同一目录中）设置为工程，统一处理，这时顶层文件能根据元件例化语句自动调用低层设计文件。 3.在设定顶层文件为工程后，底层文件原来设定的元件型号和引脚锁定信号自动失效。元件型号的选定和引脚锁定情况时钟以工程文件（顶层文件）为

30、设定标准。同样，仿真结果也是针对工程文件的，所以在对队后的顶层文件处理时，仍然应该对它重新设定元件型号和引脚锁定（以引脚锁定只有在最后的硬件测试时才是必须的）。如果需要对特定的底层文件（元件）进行仿真，只能将某层文件（元件）暂时设定为工程，进行功能测试或时序仿真。 做完器件设置并编译正确后，开始锁定管脚。 在MAX+PLUS菜单中，选择Floor plan Editor选项，此时会出现对话框。在此界面选择Layout菜单Device View选项，出现所器件视图。在此视图的基础上将程序中设定的输入输出信号锁定在对应管脚上。方法是：在Unassigned Nodes & Pins对话框中

31、分别拖动信号，放到所指定的管脚上。定义完管脚后，再次进行编译后，便可以进行下载验证。 1.将下载电缆一段插入LPT1（并行口，打印机口），另一端插入系统板，打开系统版电源；然后从MAX+PLUS的菜单下选择programmer,可以打开programmer的对话框。若第一次运行对话框所有按钮为灰色，可以从“options”菜单下选择“Hardware Setup”对话框。在“Hardware Type”下拉框中选择“Byte Blaster”，单击确定即可。 2.将要下载的文件设置为顶层文件，打开AssignDevice对话框，选择目标芯片。在Device Family出选择MAX 7000系

32、列，在Device栏中选择EPM7128SL84-15. 3.打开programmer对话框，对该项目进行编译。然后，对EPM7128SL84-15器件进行编程、配置，这样将文件下载到了芯片上了。此后，便可以通过.rpt查看芯片管脚分配情况，在试验箱上结合示波器对芯片功能进行测试，以达到验证的目的。6.2波形验证图6.1 已调波 图6.1为示波器上显示的已调波，其中我们可以看到四种不同宽度的波形，它们代表着四种频率不同的波形：=6.25M、 =3.125M、 =1.5625M、=0.78125M。图中有噪声干扰。图6.2 解调波图6.2为示波器上显示的基带信号与解调波，解调波稍微滞后基带信号。

33、七 结果分析与体会 多频制误码率随M增大而增加，但与多电平调制相比增加的速度要小的多。多频制的主要缺点是信号频带宽，频带利用率低。因此，MFSK多用于调制速率较低及多径延时比较严重的信道，如无线短波信道。 MFSK的缺点包括：给定数据速率的信号带宽比二进制大，接收设备的调整比较严格。为了使MFSK的减少错误的特性发挥作用，接收器必须能够杂长时间保持固定频率。即使MFSK是一个几十年的老方法，但是现在，它的主要使用者是业余无线电试验者。带声卡的计算机能够产生、解码和显示信号。 使用MFSK16de业余无线电报员说使用合适的发报机它能够提供可靠的半双工长距离通信，而且有时在其它方法失败时，它却能够

34、成功。通过多进制数字频率调制(MFSK)设计，能够使我们在结合课本知识的基础上，将所学习的知识牢固的掌握参考文献1 罗新民，张传生，薛少丽. 现代通信原理M. 北京:高等教育出版社,2003:335-338.2王小军.VHDL简明教程. 北京：清华大学出版社,1997.3 范绿蓉，栗广云，吴淑君.基于VHDL 语言的CRC 信道编解码电路设计与实现J.通信技术,2008,41(6):103-105.4 江国强.EDA 技术与应用M.北京:电子工业出版社,2006:11-23.5黄志伟等编著。FPGA系统设计与实践。电子工业出版社。2005.（01）.6潘松、黄继业。EDA技术使用教程。科学出版

35、社。2006（09）.7田埂、徐文波、张延伟 无线通信FPGA设计。电子工业出版社。2008（02）.8 陈孟建.基于 CPLD 的频率键控系统设计的研究 J.微计算机信息,2008,24(11)9张凤言.大规模逻辑器件与数字系统设计. 北京：北京航空航天大学出版社,199810张文艳,陈立强,程方,程刚.用FPGA实现MFSK信号.探测与控制学报,2004(4):19-21.11Jack K.Holmes.Carlr.Tegnelia A Second-Order All-Digital Phase Locked Loop 197412 Peled, B, .Liu. A New Hardw

36、are Realization of Digital Filters J .IEEE Trans. On Acoust, Speech, Signal Processing附录 原文总程序：LIBRARY IEEE;USE IEEE.STD_LOGIC_ARITH.ALL;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY MFSK ISPORT (clk: IN STD_LOGIC; Start: IN STD_LOGIC; X: IN STD_LOGIC; y1: OUT STD_LOGIC; y2: OUT

37、 STD_LOGIC); END MFSK;ARCHITECTURE MMODEM OF MFSK ISCOMPONENT MFSK_PORT PORT (clk: IN STD_LOGIC; Start: IN STD_LOGIC; X: IN STD_LOGIC; Y: OUT STD_LOGIC);END COMPONENT;COMPONENT MFSK2_PORT PORT (clk: IN STD_LOGIC; Start: IN STD_LOGIC; X: IN STD_LOGIC; Y: OUT STD_LOGIC);END COMPONENT;SIGNAL a: STD_LOG

38、IC;BEGIN I1:MFSK_PORT PORT MAP (clk, start, x, y1); I2:MFSK_PORT PORT MAP (clk, start, x, a); I3:MFSK2_PORT PORT MAP (clk, start, a, y2);End MMODEM;LIBRARY IEEE; USE IEEE.STD_LOGIC_ARITH.ALL;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY MFSK_PORT ISPORT (clk: IN STD_LOGIC; Start

39、: IN STD_LOGIC; X: IN STD_LOGIC; Y: OUT STD_LOGIC);END MFSK_PORT;ARCHITECTURE behav OF MFSK_PORT IS SIGNAL q: INTEGER RANGE 0 TO 15; SIGNAL f: STD_LOGIC_VECTOR (3 DOWNTO 0); SIGNAL xx: STD_LOGIC_VECTOR (1 DOWNTO 0); SIGNAL yy: STD_LOGIC_VECTOR (1 DOWNTO 0);BEGIN PROCESS (clk) BEGIN IF clk'EVENT

40、AND clk='1' THEN IF start='0' THEN f<="0000" ELSIF f="1111" THEN f<="0000" ELSE f<=f+1; END IF; END IF; END PROCESS; PROCESS (clk) BEGIN IF clk'EVENT AND clk='1' THEN IF start='0' THEN q<=0; ELSIF q=0 THEN q<=1; xx (1) <=x; yy<=xx; ELSIF q=8 THEN q<=9; xx (0) &l