第一章专用集成电路概念及设计流程

1、第一章专用集成电路概念及设计流程1专用集成电路概念 通用集成电路: CPU, DSP, DRAM, TTL系列(数字电路) 运放OA, 基准源, ADC/DAC, DC/DC(模拟电路) 市场上能买到的电路 专用集成电路 玩具电路, 灯具电路, 工业控制电路, 等等, 市场上买不到的电路 (数字的、模拟的、混合的)2ASIC的优点与发展趋势 专用集成电路技术的应用, 使得电子产品的体积缩小、重量减轻、性能提高、成本降低、保密性增强等等。推动了ASIC技术向更广泛领域的发展, 形成了良性循环。 ASIC的进一步发展，以及IP的复用技术，形成了后来SoC的问世以及SiP概念的提出。 3半导体制造工

2、艺 IC制造工艺 模拟IC电路（Bipolar工艺、CMOS工艺） 数字IC电路（ CMOS工艺） 数模混合信号IC电路（ CMOS、Bi-CMOS工艺） 电源相关功率IC电路（ BCD工艺） ASIC制造常用工艺 标准CMOS工艺4设计流程 IC的设计流程 特殊工艺器件的设计流程 模拟电路设计流程 数字电路设计流程 数/模混合电路设计流程 ASIC设计流程 (标准CMOS工艺) 模拟电路设计流程 数字电路设计流程（Logic 工艺） 数/模混合电路设计流程 (Mixed-signal 工艺)5特殊工艺器件的设计流程6常用的TCAD软件 所属公司工艺仿真器件仿真特点 Avanti被Synops

3、ys公司收购Tsuprem4 Medici国内业界广泛使用ISE(瑞士)被ynopsys 公司收购DIOSMDRAW器件生成DESSIS器件仿真国外业界广泛使用SILVACOAthenaAtlas图形界面操作简单易学7 模拟模拟IC设计流程设计流程8模拟集成电路模拟集成电路设计常用工具设计常用工具 公司 CadenceSynopsysMentor Graphics电路图仿真 SpectreHSPICE版图绘制Virtuoso版图验证及参数提取DivaDraculaCalibre9前端设计前端设计 数字数字IC设计流程设计流程10后端设计后端设计11数字集成电路数字集成电路设计常用工具设计常用工

4、具 公司 CadenceSynopsysMentor Graphics逻辑仿真NC-SimModelsim逻辑综合Design- compiler布局布线SEEncounter时序验证Pearl可测性设计DFT-CompilerTetraMAX12与目前IC技术相应的主要数据 元件数元件数/芯片芯片 1000万晶体管/die 芯片面积芯片面积(mm2) 1-100mm2 硅片直径硅片直径(mm) 20mm ( 8英寸)/wafer 特征线宽特征线宽(m) 0.18m, 90nm /CD 结深结深(m) 0.2 m / xj 栅氧化层厚度栅氧化层厚度(nm) 5nm (50A) / d 工作电压

5、工作电压(V) 3.3V,1.8V 速度功耗乘积速度功耗乘积(J) -13关于速度功耗积 是衡量超大规模IC产品设计水平的重要标志 在ASIC设计的每一步, 都有对产品速度、功耗进行决择、控制的能力(速度、功耗是一对矛盾) 在系统设计一级，算法的确定非常重要, 并行算法速度快但功耗大；串行算法则反之。 在逻辑设计一级,是否采用诸如超前进位链之类的附加电路，对芯片速度的影响也非常明显 14器件结构/电路形式对速度、功耗的影响 器件结构对速度、功耗的影响 双极型器件速度快, 但功耗大; MOS型器件功耗低, 但速度相对也低。 电路形式对速度、功耗的影响 同是双极型器件，ECL电路快于TTL电路（后

6、者器件进入深饱和区而前者只达临界饱和点） 同是MOS型器件，CMOS电路功耗低于单纯NMOS或PMOS电路（后者有静态功耗而前者无静态功耗）15ASIC成本 每个芯片(chip)的成本可用下式估算: 总成本 = 设计成本 + 光罩成本 + 制造成本 (暂不考虑封装测试成本) 其中Ct为芯片开发总成本 Cd 为设计成本， Cm 为光罩成本 Cp 为每片wafer上电路的加工成本 V 为总产量 y 为成品率 n 为每一大园片上的芯片数(chip数/wafer)16降低成本的方法增大V, V=ynw 当批量V做得很大时, 上式前二项可以忽略, 成本主要由生产加工费用决定。 增大y:缩小芯片面积,因为

7、当硅片的材料质量一定时, 其上的晶格缺陷数也基本上是确定的。一个芯片上如果有一个缺陷, 那芯片功能就难以保证。芯片做得越小, 缺陷落在其上的可能性也就越小, 成品率就容易提高。 17降低成本的方法(cont.) 增大n: 增大wafer尺寸( 2英寸 4英寸 5英寸 8英寸 12英寸) 这种方法需要工艺设备更新换代的支持, 工艺设备的更新换代反过来使每一大园片的加工成本Cp也有所提高 减小芯片面积, 使得在相同直径的大圆片上可以做更多的芯片电路 这种方法会不断要求工艺特征尺寸变小(0.6um 0.35um 0.18um 0.09um), 加工成本Cp也会有所提高18在确定工艺下减小芯片面积的方

8、法 优化的逻辑设计 - 用最少的逻辑部件完成最多的系统功能。本课程中介绍的乘法器、平方器的优化设计就是一些典型实例。 优化的电路设计 - 用最少的器件实现特定的逻辑功能。本课程中介绍的用CMOS传输门的方法实现D触发器, 较之传统的用“与非门”的方法就可大大减少器件数目。 优化的器件设计 - 尽量减小器件版图尺寸。器件结构要合理, 驱动能力不要有冗余。 优化的版图设计 - 尽量充分利用版芯面积, 合理布局, 减小连线长度,减少无用区等。19封装测试成本 封装测试成本： DIP14 0.16元/颗 SOP14 0.20元/颗 SOT6 0.17元/颗封装试样费1000元/项目测试程序开发费2000元/项目20ASIC其他费用 光罩（掩膜板）费用 3um工艺0.4万元/块，一套板9-10块 0.6umCMOS工艺1万元/块，一套板14-15块 最小流片量 3um 5寸线， 4 wafer/批， 0.1万元/w