快速跳频合成器

1、快速跳頻合成器一、相關研究發展現況 無線寬頻通訊的趨勢促使我們迫切地希望開發其應用，諸如超寬頻 (ultra-wide band ,UWB)、多頻寬正交頻率多重分割(orthogonal frequency division multiplexing ,OFDM) 等。此寬頻技術相對於窄頻技術來說，具有在 雜波干擾下傳送信號的能力及多重路徑等課題 。但這卻需要非常高速的波段 切換(例如：小於9.5ns,見?)在頻率合成方面，對於雜訊、邊帶、切換時 間及功耗等面臨高難度的挑戰。傳統鎖相迴路(phase-locked loop, PLL)的合成器需要 10ms 才能使迴路穩定，但這卻無法達成波段切

2、換 (band switching) 最基本的要求。二、研究動機這篇論文展現了快速跳頻合成器(fast frequency-hopping synthesizer從 3.1到 8.1 GHz分成七個頻段的設計及實驗上的驗証。透過0.18-卩m CMOS的技術,該電路提供涵蓋群組A和群組C(定義在?)的頻段。同時這裡介紹的電路技術將可 容易地延伸到UWB和OFDM系統從3.1GHz到10.6GHz的全部頻寬。以一顆單 邊帶混波器(Single Sideband mixer , SSB mixer)二個鎖相迴路(Phase-Locked Loop, PLL)、二顆選擇器(selectors)以及一

3、個可程式化的頻率除法器(可在輸出相 位上提供二個相反的順序 )實現在雙迴路的架構上。一個無線寬頻系統通常分割它的整個頻寬為幾個子頻帶以達較高的通訊效 率及彈性。舉例來說，一個頻帶調變的方法(見?)分割3.1到10.6GHz為13個528-MHz 的子頻帶，示於圖 1。為了要提供適當的中心頻率使上下轉換 (up/down con versio n), 個頻率合成器必頇要能產生穩定的時脈輸出，並同時能高速地切 換於各子頻帶間。切莫使用鎖相迴路的合成器，它將花費至少數十個cycles才能 使迴路穩定。直接數位合成器(Direct Digital Synthesizer, DDS)提供了高速的頻帶 切

4、換以及相當低的相位雜訊 。但其低速且高耗能限制了它在各種高頻上的應用。圖1三、架構簡介上述迴路穩定及速度等問題可透過雙迴路及SSB混波器的架構解決。圖2為圖1中三個群組A頻帶的頻率合成器的一個例子。然而，精準的SSB混波器需要一個在輸入訊號上具精確的 90 度相位差，同時具高度線性且穩定的混波 器。隨著涵蓋波段的增加，就需要更多的居中頻率成份 (intermediate frequency component來達到最終的混波。結果卻是愈多的SSB混波器及選擇器將增加合成 器在實作上的困難度 。舉例來說，為了要能容納圖 1 中群組 A 和 C 的七個波段， 我們需要5個SSB混波器及3個選擇器?

5、。經過多階段的混波後，居中頻率成 份多餘的邊帶將會 累積到輸出結果，而這將大大地降低了輸出訊號的品質。 同時，由於該電路相當複雜而導致相當高的功率消耗。圖2透過放置一顆三相緩衝器 (tri-mode buffer) 在混波器的輸入之前可降低高功率 消耗的問題。該可程式化的緩衝器可提供三種不同型式的訊號給混波器：I/Q 、Q/I或是DC,而該混波器將有三種可能的輸出頻率。如圖3(a)、(b)所示，該混波器在I/Q及Q/I的模式下可產生3 132及3 1 +宀2的輸出。同樣地，如圖3(c) 所示，當緩衝器產生直流(DC)的訊號時，可以在輸出得到32的頻率。這樣的結構將硬體需求降到最低，解決了功率消

6、耗及邊帶失真等問題。如圖3(d)所示，三種可能的輸出頻率以3 1 的大小間隔開來，與生俱來就和平均分佈的波段標準相 匹配。請注意,雙重平衡(double-balanced)SSB混波器需要90度相位差的輸入， 三相緩衝器正被拿來當作頻率除法器，這將在後面詳細解說。圖3在頻譜中，上述言論可更進一步地包含更多波段。如圖 5 所示，該架構僅使 用一個SSB混波器即涵蓋圖1中群組A和C的七個波段。該架構中的二個PLL(鎖 住同一個參考)產生載波頻率6.864GHz和3.432GHz，同時漸增的頻率加倍為 2.112 GHz和1.056GHz透過選擇器和三相除頻器檢查適當的頻率成份並將其送 入SSB混波

7、器。既然只有用到一顆 SSB混波器，由於信號振幅、相位不匹配和 非理想混波器等問題的影響都將減至最低 。請注意該混波器的電感性負載將提供 帶通濾波，更進一步抑制邊帶效應。圖4四、設計流程A、SSB 混波器 (Single Sideband Mixer)現代混波器的設計中，LO-IF饋入及even-orde次真等課題都指向 雙重平衡的實現上?。同時，射極/源極的衰減技術常被應用在 RF的埠 上以便抑制由於非線性而產生的突起(spur)?。然而，激烈地切換於LO 埠仍會導致 LO 信號產生的諧波轉變成多餘的邊帶，因而產生時脈擾動 (jitter)。更甚者，電阻性負載(resistively-loa

8、ded)的混波器沒有濾掉邊帶的 功能，除非在放置在應用波段的較遠處，而這對寬頻系統來說是不切實 際的。相應的結果是一般傳統的SSB混波器必會遭受顯著的邊帶失真影 響。如圖5(a)所示，該架構利用二個相同的 SSB混波器配合不同的電 感性負載。同一時間只有一個混波器在運作。也就是說在波段 1-3(群組 A)，混波器1被致能；波段4-7(群組B)，混波器2被致能。為了要改 善線性關係，該電路在LO及RF埠上運用了源極衰減技術。圖5(b)描 述混波器1。其中電阻R1-R4使得LO埠線性化，開關M1-M8沒有電壓 headroom的消耗。該結構劃分 RF埠為四個裝置，M9-M12,為R5-R6及 導通

9、電阻M17-M20所衰減。模擬顯示出該設計和?(在相同功耗及操作 頻率下經重新設計過後 )比較，達到邊帶抑制至少 6dB。除了較粗糙的濾波功能，藉由加入電容陣列到二個混波器的 LC tanks中可以達到波段的選擇圖？?(b)。在操作頻率下，該開關的導通電 阻串聯在電容上，為產生大於 10 的電容 Q。裝置和路徑的不匹配在圖？?(b也產生了不欲見的邊帶。電路模擬預 測指出五個電晶體在混波器中將會有過多的 1.3dB邊帶或是0.35ps的擾 動。細心的 layout 和穩定的繞線將有助於減小非線性的問題。B、三相除法器(Tri-mode Divider)SSB混波器需要90度相位差並具可切換的序列

10、輸入，所以能夠發 揮頻率的加法或減法。一個相位移轉器可以提供 90 度的相位差，但它 只發生在某些特定頻率上。另一方面說來，一個靜態的頻率除法器此時 就能展現其特質 -產生 90度相位差的輸出。更重要的是，這樣的一個 除法器可以輕易地修改後高速地切換於相位序列間。接下來考慮一般靜態除法器實作在電流模式下的邏輯正反器(Flip-Flop, FF)，如圖6(a)所示。該相位序列獨特地由汲極和M1-M4的閘之間的繞線決定。一個經過設計的除法器(包含二種可能的繞線 )示於圖6(b)。電晶體M1-M4和M5-M8形成二種繞線結構，產生二種相反的相 位序列。藉由切換電流Iss1於各分支間(M9-M10),

11、我們可以改變除法器的 輸出相位序列。如此一來，SSB混波器可以切換於加法與減法之間。請 注意，它有可能直接地切換成Quadrature壓控振盪器(voltage-controlledoscillation ,VCO )的相位序列，但較長的穩定時間(settling time)使得這個 方法顯得較不實際。圖6該直流訊號的產生可合併成除法器，見圖6(c)。實現三相操作而沒有額外的功率消耗。C、鎖相迴路(PLLs)架構二個時脈產生器，PLL1和PLL2如圖5示，提供載波及漸增的頻率。鎖住同一個參考但卻不同的除法比率，此二個 VCOs 操作在不同 的頻率下而免於相互拉扯 (pulling)。 PLL1

12、 利用 Quadrature VCO (VCO1)、 一個相位頻率偵測器 (Phase Frequency Detector、) 一個充電泵 (Charge Pump)、一個外接的濾波器(Loop Filter)以及一個除法器鏈(比率=26)。 PLL2由相同的設計架構除了 VCO2的除數為8。Quadrature VCO的設計如設計流程A(SSB混波器)所述，振幅和相位匹配在VCO提供的Quadrature信號之間，於運用混波器的頻率合 成上扮演著關鍵性的角色。如圖7所示，該Quadrature VCO使用二個交 叉耦合對(cross-coupled pairs) M1-M2和M3-M4提供

13、了負電阻，而耦合 晶體M5-M8鎖住振盪在該Quadrature裡。為了要減小裝置不匹配的問 題，電晶體M1-M4和M5-M8在點M和N共源極。同樣地，四顆電感共 用一個共模的端點，點P。藉由均分電感而改善對稱性的課題。模擬顯 示出該技術可以大大地降低主被動元件對於不匹配問題的敏感度(Sensitivity) 。 圖7Divide-by-13電路 該divide-by-13電路在PLLi中，由同步的十3/4電 路及串聯二個非同步的divide-by-2電路組成。當MC為high時，十3/4 電路將時脈頻率除以3;而當MC為low時，十3/4電路將時脈頻率除以 4圖8(a)。該FFs及NOR閘G

14、i以CML的型式實現。如圖8(b)所示， 該 OR-AND FF 是在?修改過後的版本。電晶體 Mi-M 6形成互補的邏輯 操作，避免在 ?無可避免的偏壓。圖8D、選擇器 (Selectors)如圖9所示，該選擇器以電流切換(current-steering)的電阻性負載架構。雖然一次只有一個輸入被致能，另一個無作用的信號卻仍可透過汲極 -閘間的電容耦合至輸出。Dummy pairs M5-M6和M7-M8正是用來減低此 效應-在沒有耗費多餘的功率下，除去一階的耦合。圖9五、模擬測詴結果 圖?顯示輸出載波和漸增時脈在鎖住時的頻譜。由此圖可知相位雜訊在1-MHz offset 時分別為-110 和-120 dBc/Hz。圖 12 是 VCO 的調諧特徵(tuning characteristics),該VCO載波提供調諧範圍為1.5GHz,而漸增VCO的範圍 是 400MHz。在波段5(6.864GHz)的合成時脈之輸出頻譜如圖13所示。在1-MHzoffset，相位雜