可编程逻辑器件设计实验报告

1、可编程逻辑器件设计实验报告实验名称： Quartus II 基础实验实验目的： 使用 Quartus II 设计并完成一个简单的逻辑电路实验时间：2015 年地点：803 实验室学生姓名：赵佳梦学号：2012117282实验名称： 使用 Quartus II 设计并完成一个简单的逻辑电路1、 实验步骤（ 1） 创建工程（ 2） 创建文件（ 3） 编译工程装（ 4） 观察 RTL 视图（ 5） 仿真订2、 VerilogHDL 代码采用原理图输入线3、 RTL 视图4、 仿真结果可编程逻辑器件设计实验报告实验名称： 第二部分： VerilogHDL 基础实验实验目的： 掌握 Quartus II

2、 软件的基本使用方法，完成基本时序电路设计实验时间：2015 年地点：803 实验室学生姓名：赵佳梦学号：2012117282实验名称： 简单 D 触发器1、实验步骤（ 1） 创建工程（ 2） 创建文件（ 3） 编译工程（ 4） 观察 RTL 视图装（5） 仿真2、 VerilogHDL代码module _DFF (clk,d,q);订input clk,d;output q;reg q;always (posedge clk)线beginq<=d;endendmodule3、 RTL 视图qreg0dclkPREqDQENACLR4、仿真结果可编程逻辑器件设计实验报告实验名称： 第二部

3、分： VerilogHDL 基础实验实验目的： 掌握 Quartus II 软件的基本使用方法，完成基本时序电路设计实验时间：2015 年地点：803 实验室学生姓名：赵佳梦学号：2012117282实验名称： 同步置数的 D 触发器1、 实验步骤创建工程、创建文件、编译工程、观察RTL 视图、仿真2、 VerilogHDL 代码module CFQ (clk,d,load,q);input clk,d,load;output q;装reg q;always(posedge clk)beginif(!load)订q<=1;elseq<=d;end线endmodule3、 RTL 视

4、图loadqreg01 0PREqdDQ1q0ENAclkCLR4、仿真结果可编程逻辑器件设计实验报告实验名称： 第二部分： VerilogHDL 基础实验实验目的： 掌握 Quartus II 软件的基本使用方法，完成基本时序电路设计实验时间：2015 年地点：803 实验室学生姓名：赵佳梦学号：2012117282实验名称： 同步置数异步清零的 D 触发器1、实验步骤创建工程、创建文件、编译工程、观察RTL 视图、仿真2、 VerilogHDL 代码module _DFf (clk,d,load,rest,q);input clk,d,load,rest;output q;装reg q;a

5、lways(posedge clk or negedge rest)beginif(!rest)订q<=0;else if (!load)q<=1;else线q<=d;endendmodule3、 RTL 视图loadqreg010PREqd1DQq0ENAclkCLRrest4、仿真结果可编程逻辑器件设计实验报告实验名称： 第二部分： VerilogHDL 基础实验实验目的： 掌握 Quartus II 软件的基本使用方法，完成基本时序电路设计实验时间：2015 年地点：803 实验室学生姓名：赵佳梦学号：2012117282实验名称： 带 Q_n 输出的 D 触发器1、实

6、验步骤创建工程、创建文件、编译工程、观察RTL 视图、仿真2、 VerilogHDL 代码module d_q(in,clk,q,set,a,reset,q_n);input clk,in,set,a,reset;output reg q,q_n;装always(posedge clk,negedge reset)beginq_n=q;if(!reset)订q<=0;else if(!set)q<=a;else线q<=in;end3、 RTL 视图4、仿真结果可编程逻辑器件设计实验报告实验名称： 第二部分： VerilogHDL 基础实验实验目的： 掌握 Quartus II

7、 软件的基本使用方法，完成基本时序电路设计实验时间：2015 年地点：803 实验室学生姓名：赵佳梦学号：2012117282实验名称： 4 选 1 数据选择器1、实验步骤创建工程、创建文件、编译工程、观察RTL 视图、仿真2、 VerilogHDL 代码module mux4_1 (in0,in1,in2,in3,s0,s1,out);inputs0,s1;inputin0,in1,in2,in3;装output out;reg out;always(in0,in1,in2,in3,s0,s1)begin订case(s0,s1)2'b00:out<=in0;2'b01:

8、out<=in1;2'b10:out<=in2;线2'b11:out<=in3;default:out<=1'bz;endcaseendendmodule3、 RTL 视图M ux0s0SEL1.0s1in3OUToutin2DATA3.0in1in0MUX4、仿真结果可编程逻辑器件设计实验报告实验名称： 第二部分： VerilogHDL 基础实验实验目的： 掌握 Quartus II 软件的基本使用方法，完成基本时序电路设计实验时间：2015 年地点：803 实验室学生姓名：赵佳梦学号：2012117282实验名称： 6 选 1 数据选择器1、

9、实验步骤创建工程、创建文件、编译工程、观察RTL 视图、仿真2、 VerilogHDL 代码module mux6_1 (in0,in1,in2,in3,in4,in5,s0,s1,s2,out);inputs0,s1,s2;inputin0,in1,in2,in3,in4,in5;装output out;reg out;always(in0,in1,in2,in3,in4,in5,s0,s1,s2)begin订case(s0,s1,s2)3'b000:out<=in0;3'b001:out<=in1;3'b010:out<=in2;线3'b0

10、11:out<=in3;3'b100:out<=in4;3'b101:out<=in5;default:out<=1'bz;endcaseendendmodule3、 RTL 视图Mux0s0s1SEL2.0s22' h0 -in5in4in3in2in1in0OUTDATA7.0MUXMux1SEL2.0OUTout18' h3F -DATA7.0outIO_BUF (TRI)MUX4、仿真结果可编程逻辑器件设计实验报告实验名称： 第二部分： VerilogHDL 基础实验实验目的： 掌握 Quartus II 软件的基本使用方

11、法，完成基本时序电路设计实验时间：2015 年地点：803 实验室学生姓名：赵佳梦学号：2012117282实验名称： 38 译码器（ assign语句实现）1、实验步骤创建工程、创建文件、编译工程、观察RTL 视图、仿真2、 VerilogHDL 代码module as_38(a,q);input 2:0 a;output 7:0 q;装parameter m=8'b00000001;assign q=(m<<a);endmodule3、 RTL 视图订线4、仿真结果可编程逻辑器件设计实验报告实验名称： 第二部分： VerilogHDL 基础实验实验目的： 掌握 Quar

12、tus II 软件的基本使用方法，完成基本时序电路设计实验时间：2015 年地点：803 实验室学生姓名：赵佳梦学号：2012117282实验名称： 38 译码器（ always 语句实现）1、实验步骤创建工程、创建文件、编译工程、观察RTL 视图、仿真2、 VerilogHDL 代码module yima3_8(in0,in1,in2,out);input in0,in1,in2;output 7:0 out;装reg 7:0 out;always(in0,in1,in2,out)begincase(in2,in1,in0)订3'b000:out<=8'b0000000

13、1;3'b001:out<=8'b00000010;3'b010:out<=8'b00000100;3'b011:out<=8'b00001000;线3'b100:out<=8'b00010000;3'b101:out<=8'b00100001;3'b110:out<=8'b01000001;3'b111:out<=8'b10000001;default:out<=2'bz;endcaseendendmodule3、 RTL 视

14、图Decoder0in2in1IN2.0OUT7.0WideOr0out7.0in0DECODER4、仿真结果可编程逻辑器件设计实验报告实验名称： 第三部分： VerilogHDL 中级实验实验目的： 加深理解，熟练操作实验时间：2015 年地点：803 实验室学生姓名：赵佳梦学号：2012117282实验名称： 设计一个模 10 计数器（异步清零，同步置数）1、实验步骤创建工程、创建文件、编译工程、观察RTL 视图、仿真2、 VerilogHDL 代码module m10(clk,set,reset,qout,data,cout);input clk,set,reset;input 3:0

15、data;装output reg 3:0 qout;output reg cout;always(posedge clk,negedge reset)begin订if(!reset)beginqout<=0;cout<=0;线endelse if(set=0)beginqout<=data;cout<=0;endelse if(qout<9)beginqout<=qout+1;cout<=0;endelsebeginqout<=0;cout<=1;endendendmodule3、 RTL 视图4、仿真结果可编程逻辑器件设计实验报告实验名称

16、： 第三部分： VerilogHDL 中级实验实验目的： 加深理解，熟练操作实验时间：2015 年地点：803 实验室学生姓名：赵佳梦学号：2012117282实验名称： 设计一个模 60 计数器（异步清零，同步置数）1、实验步骤创建工程、创建文件、编译工程、观察RTL 视图、仿真2、 VerilogHDL 代码module m_60(clk,load,reset,a,cnt,cout);input clk,load,reset;input 5:0 a;装output cout;output 5:0 cnt;reg 5:0 cnt;reg cout;订always(posedge clk or

17、 negedge reset)beginif(!reset)cnt<=6'b00_0000;线else if(load)cnt<=a;elsebeginif(cnt<6'd59)begincnt<=cnt+1;cout<=0;endelsebegincout<=1;cnt<=6'b00_0000;endendendendmodule3、 RTL 视图cnt4reg0PREDQclkcnt5.0ENAAdd0CLRSELA5.06' h00 -DATAAreset6' h01 -+OUT0B5.0DATABcnt3

18、reg0PREADDERDQMUX21ENACLRcnt2reg0PREDQENACLRcnt1reg0PREDQENACLRcnt0reg0PREDQENACLRa5.0load4、仿真结果cnt11.6SELcnt5reg0DATAAPREDQOUT0DATABENAcnt5.0MUX21CLRLessThan0A5.0coutreg0B5.0<0PRE6' h3B -DQcout1LESS_THANcout0ENACLR可编程逻辑器件设计实验报告实验名称： 第三部分： VerilogHDL 中级实验实验目的： 加深理解，熟练操作实验时间：2015 年地点：803 实验室学生

19、姓名：赵佳梦学号：2012117282实验名称： 设计一个 BCD 码计数器1、实验步骤创建工程、创建文件、编译工程、观察RTL 视图、仿真2、 VerilogHDL 代码module add_sub(ina,inb,sum1,sum2);input 3:0 ina;input 3:0 inb;装output 4:0 sum1;output 4:0 sum2;reg 4:0 sum1;reg 4:0 sum2;订always(ina,inb)beginsum1<=ina-inb;线sum2<=ina+inb;endendmodule3、 RTL 视图1' h0 -Add1A

20、4.0ina3.0B4.0+1' h0 -inb3.0ADDER1' h0 -Add01' h1 -A5.0B5.0+1' h0 -ADDER1' h1 -4、仿真结果sum24.0sum14.0可编程逻辑器件设计实验报告实验名称： 第三部分： VerilogHDL 中级实验实验目的： 加深理解，熟练操作实验时间：2015 年地点：803 实验室学生姓名：赵佳梦学号：2012117282实验名称： 设计一个 4bit 加减计数器1、实验步骤创建工程、创建文件、编译工程、观察RTL 视图、仿真2、 VerilogHDL 代码module add_bcd (

21、a,clk,en,load,reset,out,cout);input 3:0 a;input clk,en,load,reset;装output 3:0 out;output cout;reg 3:0 out;reg cout;订always( posedge clk or negedge reset)beginif (!reset)out<=4'b0000;线else if(!load)out<=a;else if(!en)out<=out+1;elseout<=out-1;endendmodule3、 RTL 视图out2reg0PREDQclkENACL

22、Rresetout1reg0PREDQENACLRout0reg0PREDQENACLRa3.0enload4、仿真结果Add11' h1 -A4.0B4.0+5' h1D -ADDERAdd0A3.0B3.0+4' h1 -ADDERout3.0out7.4SELSELout3reg00coutDATAAPREOUT0DATAADDATABOUT0QDATABout3.0ENAMUX21MUX21CLR可编程逻辑器件设计实验报告实验名称： 第三部分： VerilogHDL 中级实验实验目的： 加深理解，熟练操作实验时间：2015 年地点：学生姓名：赵佳梦学号：实验名称

23、： 设计一个 2、4、8 分频器803 实验室20121172821、实验步骤创建工程、创建文件、编译工程、观察RTL2、 VerilogHDL代码module div2_4_8(clk,clk_2,clk_4,clk_8);input clk;output clk_2,clk_4,clk_8;装reg clk_2,clk_4,clk_8;always(posedge clk)beginclk_2<=clk_2;订endalways(posedge clk_2)beginclk_4<=clk_4;线endalways(posedge clk_4)beginclk_8<=clk

24、_8;endendmodule3、 RTL 视图clk_4reg0clk_2reg0PREPREDQDQclkENAENACLR视图、仿真clk_8reg0PREDQENACLRclk_8CLRclk_4clk_24、仿真结果可编程逻辑器件设计实验报告实验名称： 第三部分： VerilogHDL 中级实验实验目的： 加深理解，熟练操作实验时间：2015 年地点：803 实验室学生姓名：赵佳梦学号：2012117282实验名称： 设计一个 2N 分频器1、实验步骤创建工程、创建文件、编译工程、观察RTL 视图、仿真2、 VerilogHDL代码module div_14(clk,out);inp

25、ut clk;output out;装reg out;reg 2:0 temp;always(posedge clk)begin订if(temp<3'd6)temp<=temp+1'b1;elsebegin线out<=out;temp<=0;endendendmodule3、 RTL 视图temp2.0outreg0A dd0temp2.0Less Than0SELPREoutDQA2.03' h0 -DATAAPREA2.0+<B2.0OUT0DQB2.0DATABENA3' h1 -3' h6 -ENACLRADDERM

26、UX21CLRLESS_THANclk4、仿真结果可编程逻辑器件设计实验报告实验名称： 第三部分： VerilogHDL 中级实验实验目的： 加深理解，熟练操作实验时间：2015 年地点：803 实验室学生姓名：赵佳梦学号：2012117282实验名称： 设计一个 M+N 分频器1、实验步骤创建工程、创建文件、编译工程、观察RTL 视图、仿真2、 VerilogHDL 代码module div5_7 (clk,out);input clk;output out;装reg out;reg 3:0 cout1;reg 3:0 cout2;always (posedge clk)订beginif (

27、cout1<4'd11)begincout1<=cout1+1;线if (cout1=4'b0100)out<=out;endelsebegincout1<=0;out<=out;endendendmodule3、 RTL 视图cout13.0Add0SELA3.04' h0 -DATAA+OUT0B3.0DATAB4' h1 -ADDERLessThan0MUX21A3.0B3.0<4' hB -LESS_THANclk4、仿真结果cout13.0Equal0PREA3.0DQ=outreg0B3.04' h

28、4 -0PREoutENA0DQEQUAL1CLR1out1ENAout0CLR可编程逻辑器件设计实验报告实验名称： 第三部分： VerilogHDL 中级实验实验目的： 加深理解，熟练操作实验时间：2015 年地点：803 实验室学生姓名：赵佳梦学号：2012117282实验名称： 设计一个 17 分频器1、实验步骤创建工程、创建文件、编译工程、观察RTL 视图、仿真2、 VerilogHDL 代码module div_17(clk,out);input clk;output wire out;装reg out1,out2;reg 4:0 temp1;reg 4:0 temp2;assign

29、 out=out1|out2;订always (posedge clk )beginif(temp1<4'd9)temp1<=temp1+1;线elsebegintemp1<=0;out1<=out1;endendalways (negedge clk)beginif(temp2<4'd9)temp2<=temp2+1;elsebegintemp2<=0;out2<=out2;endendendmodule3、 RTL 视图Add0A4.05' h00 -B4.0+5' h01 -ADDERAdd1A4.05

30、9; h00 -B4.0+5' h01 -ADDERtemp14.0SELDATAAOUT0DATABMUX21temp24.0SELDATAAOUT0DATABMUX21temp14.0PREDQENACLRtemp24.0PREDQENACLRLessThan0A4.0B4.0<5' h09 -LESS_THANLessThan1A4.0B4.0<5' h09 -LESS_THANout1PREout0DQoutENACLRout2PREDQENACLRclk4、仿真结果可编程逻辑器件设计实验报告实验名称： 第四部分： ModuleSim 基础仿真实验实

31、验目的： 编写一个测试文件实验时间：2015 年地点：803 实验室学生姓名：赵佳梦学号：2012117282实验名称： 对 1 位全加器的仿真1、实验步骤创建工程、创建文件、编译工程、观察RTL 视图、仿真2、 VerilogHDL 代码module full_add(a,b,cin,sum,cout);input a,b,cin;output sum,cout;装assign sum=abcin;assign cout=(a&b)|(b&cin)|(cin&a);endmodule3、软件测试代码订timescale 1ns/1nsmodule full_add_t

32、b;reg a,b,cin;wire sum,cout;线parameter delay=100;full_add u1 (a,b,cin,sum,cout);initialbegina=0;b=0;cin=0;#delay a=1;b=0;cin=0;#delay a=0;b=1;cin=0;#delay a=1;b=1;cin=0;#delay a=0;b=0;cin=1;#delay a=1;b=0;cin=1;#delay a=0;b=1;cin=1;#delay a=1;b=1;cin=1;#delay;endendmodule4、仿真结果可编程逻辑器件设计实验报告实验名称： 第四部

33、分： ModuleSim 基础仿真实验实验目的： 编写一个测试文件实验时间：2015 年地点：803 实验室学生姓名：赵佳梦学号：2012117282实验名称： 编写一个测试文件，完成对四选一数据选择器的仿真1、实验步骤创建工程、创建文件、编译工程、观察RTL 视图、仿真2、 VerilogHDL 代码module mux4_1 (in0,in1,in2,in3,s0,s1,out);inputs0,s1;inputin0,in1,in2,in3;装output out;reg out;always(in0,in1,in2,in3,s0,s1)begin订case(s0,s1)2'b0

34、0:out<=in0;2'b01:out<=in1;2'b10:out<=in2;线2'b11:out<=in3;default:out<=1'bz;endcaseendendmodule3、软件测试代码timescale1ns/1nsmodule sjxz_t;regs0,s1,in0,in1,in2,in3;mux4_1 u1(in0,in1,in2,in3,s0,s1,out);initialbegin#100 in0=1;in1=1;in2=1;in3=1;s0=0;s1=0;#100 in0=1;in1=1;in2=1;i

35、n3=1;s0=1;s1=0;#100 in0=1;in1=1;in2=1;in3=1;s0=0;s1=1;#100 in0=1;in1=1;in2=1;in3=1;s0=1;s1=1;endendmodule4、仿真结果可编程逻辑器件设计实验报告实验名称： 第四部分： ModuleSim 基础仿真实验实验目的： 编写一个测试文件实验时间：2015 年地点：803 实验室学生姓名：赵佳梦学号：2012117282实验名称： 编写一个测试文件，完成对模60 计数器的仿真1、实验步骤创建工程、创建文件、编译工程、观察RTL 视图、仿真2、 VerilogHDL 代码module m_60(clk,load,reset,a,cnt,cout);input cl