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1、精品文档这是长期总结的ED/期末考试试题试题一1-2与软件描述语言相比，VHDL有什么特点？ P6答：编译器将软件程序翻译成基于某种特定CPU的机器代码，这种代码仅限于这种更不能改变CPU的硬件结构，只能被动地为其特定的硬件电路结构所利用。综合器将这种满足VHDL设计程序功能描述的电路结构，不依赖于任何特定硬件环境；具有相对独立性。路功能转化成具体的电路结构网表过程中，具有明显的能动性和创造性，它不是机械的一一对应式的“翻译” 以及预先设置的各类约束条件，选择最优的方式完成电路结木1-3什么是综合？有哪些类型？综合在电子设计自动化中的地位是什么CPU而不能移植，并且机器代码不代表硬件结构， V

2、HDL程序转化的目标是底层的电路结构网表文件， VHDL硬件描述语言）表达的电 ，而是根据设计库、工艺库? P5什么是综合？答：在电子设计领域中综合的概念可以表示为：将用行为和功能层次表达的电子系统转换为低层次的便于具体实现的模 块组合装配的过程。有哪些类型?答：（1）从自然语言转换到 VHDL语言算法表示，即自然语言综合。从算法表示转换到寄存器传输级 （RegisterTransport Level ，RTL），即从行为域至U结构域的综合，即行为综合。 从RTL级表示转换到逻辑门（包括触发器）的表示，即逻辑综合。（4）从逻辑门表示转换到版图表示 （ASIC设计），或转换到FPGA的配置网表文

3、件，可称为版图综合或结构综合。综合在电子设计自动化中的地位是什么？答：是核心地位（见图 1-3 ）。综合器具有更复杂的工作环境，综合器在接受VHDL程序并准备对其综合前，必须获得与最终实现设计电路硬件特征相关的工艺库信息，以及获得优化综合的诸多约束条件信息；根据工艺库和约束条件信 息，将VHDL程序转化成电路实现的相关信息。_1-4在EDA技术中，自顶向下的设计方法的重要意义是什么? P710答：在EDA技术应用中，自顶向下的设计方法，就是在整个设计流程中各设计环节逐步求精的过程。1- 5 IP在EDA技术的应用和发展中的意义是什么 答：IP核具有规范的接口协议，良好的可移植与可测试性，为系统

4、开发提供了可靠的保证。2- 1 叙述EDA的FPGA/CPL殴计流程。? P1112P1316答：1.设计输入（原理图/HDL文本编辑）;2.综合；3.适配; 4.时序仿真与功能仿真；5.编程下载;6.硬件测试。2- 2 IP 是什么?IP 与 EDA技术的关系是什么"T_P2426IP 是什么？答：IP是知识产权核或知识产权模块，用于ASIC或FPGA/CPL呼的预先设计好的电路功能模块。ip 与"Eda技术的关系是什么？答：IP在EDA技术开发中具有十分重要的地位；与 EDA技术的关系分有软IP、固IP、硬IP :软IP是用VHDL等硬件描述语言描述的 功能块，并不涉及

5、用什么具体电路元件实现这些功能； 软ip通常是以硬件描述语言 'HDL源文件的形固IP是完成了综合的功能块,具有较大的设计深度，以网表文件的形式提交客户使用。硬IP提供设计的最终阶段产品：掩模。3- 1 OLMC （输出逻辑宏单元）有何功能 ?说明GAL是怎样实现可编程组合电路与时序电路的。P3436答: OLM（单元设有多种组态，可配置成专用组合输岀、专用输入、组合输岀双向口、寄存器输岀、寄存器输岀双向口等。说明GAL是怎样实现可编程组合电路与时序电路的？答：GAL（通用阵列逻辑器件）是通过对其中的OLM（输岀逻辑宏单元）的编程和三种模式配置（寄存器模式、复合模式、简单模式）实现组合

6、电路与时序电路设计的。-3-2什么是基于乘积项的可编程逻辑结构？ P3334，40答：GAL CPLD之类都是基于乘积项的可编程结构；即包含有可编程与阵列和固定的或阵列的3-3什么是基于查找表的可编程逻辑结构PAL （可编程阵列逻辑）器件构成。? P4041答：FPGA（现场可编程门阵列）是基于查找表的可编程逻辑结构。3-7请参阅相关资料，并回答问题：按本章给岀的归类方式，将基于乘积项的可编程逻辑结构的 的可编程逻辑结构的 PLD器什归类为FPGA那么，APEX系列属于什么类型 PLD器件？ MAX II系列又属于什么类型的PLD器件归类为CPLD将基于查找表PLD器件？为什么？P5456答：

7、APEX(Advanced Logic Element编程信息存于EEPROMh4-3.图3-31所示的是双2选1 个结构体中用两个进程来表达此电路， l_l BRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY MUX221 ISPORT(a1,a2,a3:IN STD_LOGIC_VECTOR(1 DOWNTO 0);-输入信号 s0,s1:IN STD_LOGIC;outy:OUT STD_LOGIC);- 输出端END ENTITY;ARCHITECTURE ONE OF MUX221 ISMatrix）系列属于FPGA类型PLD器件；编程信息存于

8、 SRAMK MAXI系列属于 CPLD类型的PLD器件;多路选择器构成的电路 MUXK对于其中 MUX21A当s='0'和'1'时，分别有yv='a'和y<='b'。试在一 每个进程中用CASE语句描述一个2选1多路选择器MUX21A精品文档精品文档SIGNAL tmp : STD_LOGIC;BEGIN PR01:PROCESS(s0)BEGIN IF s0= ”0” THEN tmp<=a2;ELSE tmp<=a3; END IF;END PROCESS; PR02:PROCESS(s1)BEGIN IF

9、 s1= ”0” THEN outy<=a1;ELSE outy<=tmp; END IF;END PROCESS;END ARCHITECTURE ONE;END CASE;4-4.下图是一个含有上升沿触发的D触发器的时序电路，试写出此电路的VHDL设计文件。LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY MULTI IS PORT(CL:IN STD_LOGIC; - 输入选择信号CLK0:IN STD_LOGIC; - 输入信号OUT1:OUT STD_LOGIC);- 输出端 END ENTITY;ARCHITECTURE O

10、NE OF MULTI IS SIGNAL Q : STD_LOGIC;BEGINPR01:PROCESS(CLK0)BEGIN IF CLK EVENT AND CLK'=1' THEN Q<=NOT(CL OR Q);ELSE END IF;END PROCESS;PR02:PROCESS(CLK0)BEGINOUT1<=Q; END PROCESS;END ARCHITECTURE ONE;END PROCESS;4-5.给出1位全减器的VHDL描述。要求：(1) 首先设计 1 位半减器，然后用例化语句将它们连接起来，图 3-32 中 h_suber 是半减器

11、， diff 是输出差， s_out 是借位输出， sub_in 是借位输入。(2) 以1位全减器为基本硬件，构成串行借位的8位减法器，要求用例化语句来完成此项设计(减法运算是x - y - sun_in = diffr)底层文件 1： or2a.VHD 实现或门操作LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY or2a ISPORT(a,b:IN STD_LOGIC;c:OUT STD_LOGIC);END ENTITY or2a;ARCHITECTURE one OF or2a

12、 ISBEGIN c <= a OR b;END ARCHITECTURE one;底层文件 2： h_subber.VHD 实现一位半减器LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY h_subber IS PORT(x,y:IN STD_LOGIC; diff,s_out:OUT STD_LOGIC);精品文档END ENTITY h_subber;ARCHITECTURE ONE OF h_subber ISSIGNAL xyz: STD_LOGIC_VECTOR(1

13、DOWNTO 0);BEGINxyz <= x & y;PROCESS(xyz)BEGINCASE xyz ISWHEN "00" => diff<='0's_out<='0'WHEN "01" => diff<='1's_out<='1'WHEN "10" => diff<='1's_out<='0'WHEN "11" => diff<=&

14、#39;0's_out<='0'WHEN OTHERS => NULL;END CASE;END PROCESS;END ARCHITECTURE ONE;顶层文件： f_subber.VHD 实现一位全减器LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY f_subber ISPORT(x,y,sub_in:IN STD_LOGIC; diffr,sub_out:OUT STD_LOGIC);END ENTITY f_subber;ARCHITEC

15、TURE ONE OF f_subber ISCOMPONENT h_subberPORT(x,y:IN STD_LOGIC;diff,S_out:OUT STD_LOGIC);END COMPONENT;COMPONENT or2aPORT(a,b:IN STD_LOGIC;c:OUT STD_LOGIC);END COMPONENT;SIGNAL d,e,f: STD_LOGIC;BEGINu1:h_subber PORT MAP(x=>x,y=>y,diff=>d,s_out=>e);u2:h_subber PORT MAP(x=>d,y=>sub_i

16、n,diff=>diffr,s_out=>f); u3:or2a PORT MAP(a=>f,b=>e,c=>sub_out);END ARCHITECTURE ONE;END ARCHITECTURE ART;4-6.根据下图，写出顶层文件MX3256.VHD的VHDL设计文件。MAX3256顶层文件LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY MAX3256 ISPORT (INA,INB,INCK: IN STD_LOGIC;INC: IN ST

17、D_LOGIC;E,OUT:OUT STD_LOGIC);END ENTITY MAX3256;ARCHITECTURE ONE OF MAX3256 IS COMPONENT LK3调用 LK35 声明语句 PORT(A1,A2:IN STD_LOGIC;CLK:IN STD_LOGIC;Q1,Q2:OUT STD_LOGIC); END COMPONENT;COMPONENT -D调用D触发器声明语句PORT(D,C:IN STD_LOGIC;CLK:IN STD_LOGIC;Q:OUT STD_LOGIC);END COMPONENT;COMPONENT MUX2调用二选一选择器声明语句

18、PORT(B,A:IN STD_LOGIC;S:IN STD_LOGIC;C:OUT STD_LOGIC);END COMPONENT;SIGNAL AA,BB,CC,DD: STD_LOGIC;BEGINu1: LK35 PORT MAP(A1=>INA,A2=>INB,CLK=INCK, Q1=>AA,Q2=>BB);精品文档u2: D PORT MAP(D=>BB;CLK=>INCK,C=>INC,Q=>CC);u3:LK35 PORT MAP (A1=>BB,A2=>CC,CLK=INCK, Q1=>DD,Q2=>

19、OUT；u4: MUX21 PORT MAP (B=>AA,A=>DD,S=>BB,C=>E);END ARCHITECTURE ONE;4-7含有异步清零和计数使能的16位二进制加减可控计数器。l_l BRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT16 ISPORT(CLK,RST,EN:IN STD_LOGIC; CHOOSE:IN BIT;SETDATA:BUFFER INTEGER RANCE 65535 DOWNTO 0; COUT: BUFFE

20、R INTEGER RANCE 65535 DOWNTO 0);END CNT16;ARCHITECTURE ONE OF CNT16 ISBEGINPROCESS(CLK,RST,SDATA)VARIABLE QI:STD_LOGIC_VECTOR(65535 DOWNTO 0);BEGINIF RST='1' THEN - 计数器异步复位 QI:=(OTHERS=>'O');ELSIF SET= 1' THEN -计数器一步置位QI:=SETDATA;ELSIF CLK'EVENT AND CLK='1' THEN -

21、检测时钟上升沿IF EN=' 1' THEN -检测是否允许计数IF CHOOSE'1' THEN -选择加法计数QI:=QI+1;-计数器加一ELSE QI=QI-1;- 计数器加一 END IF;COUT<=QI;-将计数值向端口输出END PROCESS;END ONE;6-4说明信号和变量的功能特点，以及应用上的异同点。答：变量：变量是一个局部量下能在进程和子程序中使用。变量不能将信息带岀对它做岀定义的当前结构。变量的赋值是一种理想化的数据传输，是立即发生的，不存在任何延时行为。变量的主要作用是在进程中作为临时的数据存储单元。信号：信号是描述硬件系

22、统的基本数据对象，其性质类似于连接线；可作为设计实体中并行语句模块间的信息交流通道。信号不但可以容_纳当前值，也可以保持历史值；与触发器的记忆功能有很好的对应关系。6-7什么是重载函数？重载算符有答：(1)根据操作对象变换处理功能。(2)用于两个不同类型的操作数据自动转换成同种数据类型，并进行运算处 (3 )如何调用重载算符函数?采用隐式方式调用，无需事先声明。6-8判断下面三个程序中是否有错误，指岀错误并给岀完整程序1:Signal A,EN : std_logic;Process(A, EN)Variable B: std_log ic;Beginif EN=l then B<=A;

23、 end if;-将“ B<=A'改成“ B:=Aend process;程序2:Architecture one of sample isvariable a ， b，c:integer;beginc<=a+b;- 将“ c<=a+b” 改成“ c:=a+b ”end;程序3:library ieee;use ieee.std_logic_1164.all;entity mux21 is将“;)”改成“)PORT(a,b:in stdo gic; sel:in std_loglc;c:out std_logle;);-end sam2; -将“ sam2'改

24、成“ entity mux21 ”architecture one of mux2l is精品文档begin- 增加“ process(a,b,sel) begin ”if sel= '0' then c:=a; else c:=b; end if; - 应改成“ if sel= '0' then c<=a; else c<=b; end if; - 增加“ end process; ”end two; - 将“ two ”改成“ architecture one ”74LS160的程序library ieee;use ieee.std_logic_

25、1164.all;use ieee.std_logic_unsigned.all;entity jishuqi isport(clk,clr,p,t,load :in std_logic;y:out std_logic;led :buffer std_logic;d:in std_logic_vector(3 downto 0);q:buffer std_logic_vector(3 downto 0);hex :out std_logic_vector(6 downto 0);end jishuqi;architecture behav of jishuqi is signal count2

26、: integer range 0 to 9;signal hz : integer range 0 to 1; begin process(clk)variable count: integer range 0 to 25000000; beginif (clk='1'and clk'event)then count:=count+1;if (count=12500000) then hz<=1;y<='1'elsif (count=25000000) then hz<=0;y<='0' count:=0;end

27、 if;end if;end process;process(clr,hz,p,t,d,load,q) beginif clr='0'then q<="0000"elseif hz=1 and hz'event thenif load='0' then q<=d;elsif load='1' thenif p='1' thenif t='1' thenif q="1001" then q<="0000"led<=not le

28、d; else q<=q+1end if;end process;process(p,t,d,q)beginif p='0' then q<=q;elsif t='0' then q<=q;end if;end process;process(q)begincase q iswhen "0000"=>count2<=0;when "0001"=>count2<=1;when "0010"=>count2<=2;when "0011"

29、;=>count2<=3;精品文档when "0100"=>count2<=4;when "0101"=>count2<=5;when "0110"=>count2<=6;when "0111"=>count2<=7;when "1000"=>count2<=8;when "1001"=>count2<=9;when others=>count2<=null; end case;e

30、nd process;process(count2)begincase count2 iswhen 0=>hex<="0000001"when 1=>hex<="1001111"when 2=>hex<="0010010"when 3=>hex<="0000110"when 4=>hex<="1001100"when 5=>hex<="0100100"when 6=>hex<="01

31、00000"when 7=>hex<="0001111"when 8=>hex<="0000000"when 9=>hex<="0000100"end case;end process;end behav;4选 1 多路选择器library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity mux4 is port(d0,d1,d2,d3 :in std_logic;a0,a1 :in std_l

32、ogic; q :out std_logic);end mux4;architecture behavioral of mux4 is signal sel :integer;begin with sel selectr 10ns whenq <= d0 after 10ns when 0, d1 after 10ns when 1, d2 after 10ns when 2,d3 after 10ns when 3, x' afteother;sel <= 0 when a0 = 0' and a1 = 0' else 1 when a0 = 1'

33、 and a1 = 0' else2 when a0 = 0' and a1 = 1' else 3 when a0 = 1' and a1 = 1' else 4; end behavioral七段数码显示译码器设计 实验程序 1：library ieee;use ieee.std_logic_1164.all ；entity decl7s isport (a : in std_logic_vector(3 downto 0);led7s : out std_logic_vector(6 downto 0);end ;architecture one

34、of decl7s isbeginprocess(a)begincase a iswhen "0000" => led7s <= "0111111"when "0001" => led7s <= "0000110"when "0010" => led7s <= "1011011"when "0011" => led7s <= "1001111"when "0100" =

35、> led7s <= "1100110"精品文档when "0101" => led7s <= "1101101" when "0110" => led7s <= "1111101" when "0111" => led7s <= "0000111" when "1000" => led7s <= "1111111" when "1001"

36、; => led7s <= "1101111" when "1010" => led7s <= "1110111" when "1011" => led7s <= "1111100" when "1100" => led7s <= "0111001" when "1101" => led7s <= "1011110" when "1110"

37、; => led7s <= "1111001" when "1111" => led7s <= "1110001" when others => null; end case;end process;end; 实验程序 2： library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all; entity cnt4b isport(clk,rst,ena : in std_logic;outy : out std_logic_

38、vector(3 downto 0); cout : out std_logic);end cnt4b; architecture behav of cnt4b is begin process(clk,rst,ena) variable outyI : std_logic_vector(3 downto 0); beginif rst = '1' then outyI :=(others =>'0'); elsif clk'event and clk='1' then if ena = '1' thenif out

39、yI < 15 then outyI := outyI+1; else outyI := (others =>'0');end if;if outyI = 15 then cout <='1'else cout<= '0' end if; outy <= outyI; end process; end behav;实验程序 3：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity shenjiao isport(

40、clock0,rst0,ena0 : in std_logic; led : out std_logic_vector(6 downto 0);cout0 : out std_logic);end entity shenjiao; architecture zl1 of shenjiao is component cnt4b port(clk,rst,ena : in std_logic;outy : out std_logic_vector(3 downto 0); cout : out std_logic); end component;component decl7s port(a :

41、in std_logic_vector(3 downto 0);led7s : out std_logic_vector(6 downto 0); 精品文档 end component; signal tmp : std_logic_vector(3 downto 0);beginu1: cnt4map(clk=>clock0,rst=>rst0,ena=>ena0,outy=>tmp,cout=>cout0); u2: decl7s port map(a=>tmp,led7s=>led);end architecture zl1;八位数码扫描显示电路

42、 实验程序 例 6-19 library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all; entity scan_led isport(clk:in std_logic; sg:out std_logic_vector(6 downto 0); bt:out std_logic_vector(7 downto 0);end; architecture one of scan_led issignal cnt8 : std_logic_vector(2 downto 0); signal a : integer

43、range 0 to 15;begin p1: process(cnt8) begin case cnt8 iswhen "000" => bt <="00000001"a<=1;when "001" => bt <="00000010"a<=3;when "010" => bt <="00000100"a<=5;when "011" => bt <="00001000"

44、a<=7;when "100" => bt <="00010000"a<=9; when "101" => bt <="00100000"a<=11; when "110" => bt <="01000000"a<=13; when "111" => bt <="10000000"a<=15;when others => null; end case;

45、end process p1; p2:process(clk)begin if clk'event and clk = '1' then cnt8 <= cnt8+1; end if;end process p2; p3:process(a) begin case a iswhen 0 => sg <="0111111" when 1 => sg <= "0000110"when 2 => sg <="1011011" when 3 => sg <= &qu

46、ot;1001111" when 4 => sg <="1100110" when 5 => sg <= "1101101" when 6 => sg <="1111101" when 7 => sg <= "0000111"when 8 => sg <="1111111" when 9 => sg <= "1101111" when 10 => sg <="1110111

47、" when 11 => sg <= "1111100"when 12 => sg <="0111001" when 13 => sg <= "1011110" when 14 => sg <="1111001" when 15 => sg <= "1110001"when others => null; end case; end process p3;end;程序 1 2 选 1 选择器： LIBRARY IEEE;

48、USE IEEE.STD_LOGIC_1164.ALL; ENTITY mux21a ISPORT(a, b : IN STD_LOGIC; s : IN STD_LOGIC;精品文档y : OUT STD_LOGIC)；END ENTITY mux21a;ARCHITECTURE one OF mux21a ISBEGINPROCESS (a,b,s)BEGINIF s = '0' THEN y <=a;ELSE y <=b;END IF;END PROCESS;END ARCHITECTURE one ;程序 2 多路选择器：LIBRARY IEEE;USE I

49、EEE.STD_LOGIC_1164.ALL;ENTITY muxk ISPORT(a1,a2,a3,s0,s1:in std_logic;outy:out std_logic);END muxk;ARCHITECTURE one OF muxk ISCOMPONENT mux21aPORT(a,b,s:IN STD_LOGIC;y:OUT STD_LOGIC);END COMPONENT;SIGNAL tmp:STD_LOGIC;BEGINU1:mux21a PORT MAP(a=>a2,b=>a3,s=>s0,y=>tmp);U2:mux21a PORT MAP(a

50、=>a1,b=>tmp,s=>s1,y=>outy); END ARCHITECTURE;程序 3 半加器LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY h_adder ISPORT(a,b:IN STD_LOGIC;co,so:OUT STD_LOGIC);END ENTITY h_adder;ARCHITECTURE fhl OF h_adder isBEGINso<=NOT(a XOR (NOT b);CO<= a AND b;END ARCHITECTURE fhl;或门逻辑描述LIBRARY IEEE

51、;USE IEEE.STD_LOGIC_1164.ALL;ENTITY or2a ISPORT (a,b:IN STD_LOGIC;C:OUT STD_LOGIC);END ENTITY OR2a;ARCHITECTURE one OF or2a ISBEGINC<=a OR b;END ARCHITECTURE one;全加器LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY f_adder ISPORT (ain, bin, cin : IN std_logic;cout, sum :OUT STD_LOGIC);精品文档END ENTIT

52、Y f_adder;ARCHITECTURE fd1 OF f_adder ISCOMPONENT h_adderPORT ( a, b: IN STD_LOGIC;cO,SO: out std_logic);END COMPONENT;COMPONENT or2aPORT(a,b: IN STD_LOGIC; c: OUT STD_LOGIC);END COMPONENT;SIGNAL d,e,f: STD_LOGIC;BEGINu1 : h_adder PORT MAP(a=>ain, b=>bin, co=>d, so=>e); u2 : h_adder PORT

53、 MAP(a=>e, b=>cin, co=>f, so=>sum); u3: or2a PORT MAP(a=>d, b=>f, c=>cout);END ARCHITECTURE fd1;试题二一、单项选择题： （20 分）1. IP核在EDA技术和开发中具有十分重要的地位；提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路的IP核为D。A .瘦IPB.固IPC.胖IP D.都不是2综合是EDA设计流程的关键步骤，在下面对综合的描述中， 是错误的。DA. 综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；B. 综合就是

54、将电路的高级语言转化成低级的，可与FPGA / CPLD的基本结构相映射的网表文件；C. 为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束；D. 综合可理解为一种映射过程，并且这种映射关系是唯一的，即综合结果是唯一的。3. 大规模可编程器件主要有FPGA CPLD两类，下列对FPGA结构与工作原理的描述中，正确的是 _C_。A. FPGA全称为复杂可编程逻辑器件；B. FPGA是基于乘积项结构的可编程逻辑器件；C. 基于SRAM勺FPGA器件，在每次上电后必须进行一次配置；D. 在Altera公司生产的器件中，MAX7000系列属FPGA吉构。4. 进程中的信号赋值语句，其

55、信号更新是_C。A.按顺序完成；B.比变量更快完成；C.在进程的最后完成；5. VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述BA.器件外部特性；B.器件的内部功能；C.器件的综合约束；D.器件外部特性与内部功能。6. 不完整的 IF 语句，其综合结果可实现 AA. 时序逻辑电路 B. 组合逻辑电 C. 双向电路 D. 三态控制电路7. 子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化），以及提高运行速度（即速度优化） ；指出下列哪些方法是面积优化 B流水线设计寄存器配平A. 资源共享关键路径法B. 逻辑优化C. 串行化D. 8. 下列标

56、识符中， 是不合法的标识符。 BA. State0B. 9moonC. Not_Ack_0D. signall9. 关于VHDL中的数字，请找出以下数字中最大的一个：AA. 2#1111_1110# B.8#276# C.10#170# D. 16#E#E110. 下列EDA软件中，哪一个不具有逻辑综合功能：BA.Max+Plus II B.ModelSim C.QuartusII D.Synplify三、VHDL程序填空：(10分)LIBRARY IEEE;- 8 位分频器程序设计USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.

57、ALL; ENTITY PULSE ISPORT (CLK: IN STD_LOGIC;D: IN STD_LOGIC_VECTOR (7 DOWNTO 0);FOUT: OUT STD_LOGIC);END;ARCHITECTURE one OF PULSE ISSIGNALFULL : STD_LOGIC;精品文档BEGINP_REG: PROCESS(CLK)VARIABLE CNT8 : STD_LOGIC_VECTOR(7 DOWNTO 0); BEGINIF CLK'EVENT AND CLK =1' THENIF CNT8 = "11111111&quo

58、t; THENCNT8 := D; -当CNT8计数计满时，输入数据 D被同步预置给计数器 CNT8FULL <= '1'-同时使溢出标志信号 FULL输出为高电平ELSE CNT8 := CNT8 + 1;-否则继续作加 1 计数FULL <= '0：-且输出溢出标志信号 FULL为低电平END IF;END IF;END PROCESS P_REG;P_DIV: PROCESS(FULL)VARIABLE CNT2 : STD_LOGIC;BEGINIF FULL'EVENT AND FULL = '1' THEND 触发器输出取

59、反FOUT <= '0'CNT2 <= NOT CNT2;-如果溢出标志信号 FULL为高电平, IF CNT2 = '1' THEN FOUT <= '1'ELSEEND IF;END IF;END PROCESS P_DIV;END;四、VHDL程序改错：(10分)01LIBRARY IEEE ;02USE IEEE.STD_LOGIC_1164.ALL ;03USE IEEE.STD_LOGIC_UNSIGNED.ALL;04ENTITY LED7CNT IS05PORT ( CLR: IN STD_LOGIC;06CLK

60、 : IN STD_LOGIC;07LED7S : OUT STD_LOGIC_VECTOR(6 DOWNTO 0) ) ;08END LED7CNT;09ARCHITECTURE one OF LED7CNT IS1011 BEGIN12131415161718192021222324252627282930313233343536END one;SIGNAL TMP : STD_LOGIC_VECTOR(3 DOWNTO 0);CNT:PROCESS(CLR,CLK)BEGINIF CLR = '1' THENTMP <= 0;ELSE IF CLK'EVENT AND CLK = '1' THENTMP <= TMP + 1;END IF;END PROCESS;OUTLED:PROCESS(TMP)BEGINCASE TMPWHEN "0000" =>WHEN "0001" =>WHEN "0010" =>WHEN "0011" =>WHEN "0100" =>WHEN "0101" =>WHEN "0110" =>