第9章触发器与时序逻辑电路

1、243第9章 触发器与时序逻辑电路第9章 触发器与时序逻辑电路9.1 学习要求（1）掌握各种RS触发器、JK触发器和D触发器的逻辑功能。（2）掌握时序逻辑电路的分析方法，能熟练分析寄存器、计数器等时序逻辑电路。（3）理解数码寄存器、移位寄存器、二进制计数器和十进制计数器的工作原理。（4）理解555定时器的工作原理和逻辑功能。（5）理解由555定时器组成的单稳态触发器和无稳态触发器的工作原理。9.2 学习指导本章重点：（1）RS触发器、JK触发器和D触发器的逻辑功能。（2）时序逻辑电路的分析。（3）数码寄存器、移位寄存器、二进制计数器和十进制计数器的工作原理。（4）555定时器的工作原理和逻辑功

2、能。（5）由555定时器组成的单稳态触发器和无稳态触发器的工作原理。本章难点：（1）触发器逻辑功能的转换。（2）时序逻辑电路的分析。（3）单稳态触发器和无稳态触发器的工作原理。本章考点：（1）触发器的逻辑功能应用及分析。（2）时序逻辑电路的分析。（3）时序逻辑电路与组合逻辑电路综合应用。（4）555定时器的应用电路分析。9.2.1 双稳态触发器时序逻辑电路一般由组合逻辑电路和存储电路两部分组成。时序逻辑电路在任何时刻的输出不仅与该时刻的输入信号有关，而且还与电路原来的状态有关。存储电路通常以双稳态触发器（简称触发器）为基本单元电路构成。各种触发器的逻辑符号、逻辑功能表以及触发方式如表9.1所示

3、。表9.1 触发器名称逻辑符号逻辑功能表触发方式基本RS触发器 Qn+1 0 0 不定 0 1 0 1 0 1 1 1 Qn同步RS触发器 R S Qn+1 0 0 Qn 0 1 1 1 0 0 1 1 不定C=1期间触发D触发器 D Qn+1 0 0 1 1C上升沿时刻触发JK触发器 J K Qn+1 0 0 Qn 0 1 1 1 0 0 1 1 C下降沿时刻触发T触发器 T Qn+1 0 Qn 1 C下降沿时刻触发触发器的主要特点是：（1）具有0状态和1状态两个稳定状态。（2）在外部信号作用下能实现状态转换，即翻转。（3）输入信号消失时具有记忆功能。触发器的外部信号有：（1）直接置0（复位

4、）和直接置1（置位）信号和，用于将触发器直接置0和直接置1。（2）时钟脉冲信号C，用于提供时钟脉冲，以使多个触发器同步工作。（3）外部激励信号，如JK触发器的J、K，用于确定触发器翻转后的状态。一个触发器的工作状态要由以上3种信号共同作用来决定。触发器逻辑功能的表示方法有逻辑状态表或逻辑功能表、波形图等。9.2.2 时序逻辑电路的分析方法时序逻辑电路可分为同步时序电路和异步时序电路两类。同步时序电路中所有触发器在同一个时钟脉冲控制下同时进行状态转换。异步时序电路中各个触发器不是由同一个时钟脉冲控制，因此各触发器不在同一时刻进行状态转换。1同步时序逻辑电路的分析方法同步时序逻辑电路的分析方法是：

5、（1）根据电路图写出各触发器的驱动方程，即外部激励信号的逻辑表达式。（2）根据复位和置位信号的状态确定各触发器的初始状态。（3）从初始状态开始，根据各个触发器的现态和驱动方程计算J、K的值（JK触发器）或D的值（D触发器），据此决定各触发器的次态，并将分析结果填入状态表中，重复这一过程，一直分析到恢复初始状态为止。（4）根据状态表判断电路的逻辑功能，画出波形图。2异步时序逻辑电路的分析方法异步时序逻辑电路的分析方法与同步时序逻辑电路不同的是，触发器的状态是否翻转，除了要考虑驱动方程外，还必须考虑时钟脉冲输入端的触发脉冲是否出现。9.2.3 寄存器用来存放二进制数据或代码的电路称为寄存器。寄存器

6、是由具有存储功能的触发器组合起来构成的。存放n位二进制代码的寄存器，需用n个触发器来构成。1数码寄存器数码寄存器的数据只能并行输入，并行输出。如图9.1所示是一个4位数码寄存器，4位数码D3D0在寄存脉冲C的作用下同时存入寄存器中，在取数脉冲的作用下存入的4位数码即可分别从4个与门取出，此后只要不存入新的数码，原来的数码可重复取出，并一直保持不变，寄存器需要清0时，在端加一个清0脉冲即可。2移位寄存器移位寄存器除了具有存储数据的功能外，还可将所存储的数据向左或向右逐位移动。如图9.2所示是一个4位右移移位寄存器，4位待存的数码在移位脉冲C的作用下依次从触发器F0的数据输入端D0输入，并逐位右移

7、，4个移位脉冲后全部存入寄存器中，这时可从4个触发器的Q端得到并行的数码输出，如果再经过4个移位脉冲，则所存的4个数码便逐位从Q3端串行输出。图9.1 4位数码寄存器图9.2 4位右移移位寄存器3集成移位寄存器集成移位寄存器产品较多。如图9.3所示是4位双向移位寄存器74LS194的引脚排列图。74LS194各引脚的功能为：为清0端；M0、M1为工作状态控制端；DSR和DSL 分别为右移和左移串行数据输入端；D0D3为并行数据输入端；Q0Q3为并行数据输出端；C为移位时钟脉冲。74LS194的功能表如表9.2所示。 9.2.4 计数器能够记忆输入脉冲个数的电路称为计数器。计数器按计数过程中各个

8、触发器状态的更新是否同步，可分为同步计数器和异步计数器；按计数过程中数值的进位方式，可分为二进制计数器、十进制计数器和N进制计数器；按计数过程中数值的增减情况，可分为加法计数器、减法计数器和可逆计数器。1二进制计数器二进制计数器按照二进制数规律计数，如果用n表示二进制代码的位数，用N表示有效状态数，则在二进制计数器中。因为一个触发器只能表示一位二进制数，所以n位二进制数计数器需要使用n个触发器，能记的最大十进制数为，经过n个脉冲循环一次。3位二进制加法计数器的状态表如表9.3所示。表9.3 3位二进制加法计数器的状态表计数脉冲数Q2 Q1 Q00123456780 0 00 0 10 1 00

9、 1 11 0 01 0 11 1 01 1 10 0 0（1）异步二进制计数器。接线规律：将JK触发器或D触发器接成T触发器，计数脉冲C加至最低位触发器的时钟脉冲输入端，其余各触发器的连接规律如表9.4所示。3位异步二进制加法计数器的接线图如图9.4所示，其波形图如图9.5所示。9.4 二进制异步计数器级间连接规律连接规律T触发器的触发沿上升沿下降沿加法计数低位触发器的输出端依次接到相邻高位的时钟脉冲输入端C低位触发器的输出端Q依次接到相邻高位的时钟脉冲输入端C减法计数低位触发器的输出端Q依次接到相邻高位的时钟脉冲输入端C低位触发器的输出端依次接到相邻高位的时钟脉冲输入端C图9.4 3位异步

10、二进制加法计数器图9.5 3位二进制加法计数器的波形图由图9.5可知，Q0、Q1和Q2的频率分别为C的1/2、1/4和1/8，即分别对计数脉冲C二分频、四分频和八分频，因此，计数器也可作为分频器使用。（2）同步二进制计数器。接线规律：将JK触发器或D触发器接成T触发器，计数脉冲C同时加至所有触发器的时钟脉冲输入端，对于同步二进制加法计数器，各触发器的驱动方程为。3位同步二进制加法计数器中各触发器的驱动方程分别为：，接线图如图9.6所示。图9.6 3位同步二进制加法计数器2十进制计数器十进制计数器按照十进制数规律计数，状态数，需要使用4个触发器。使用最多的十进制计数器是按照8421码计数的电路，

11、编码表如表9.5所示。表9.5 十进制加法计数器编码表计数脉冲数8421编码十进制数Q3 Q2 Q1 Q00123456789100 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 10 0 0 001234567890（1）同步十进制计数器。接线规律：将计数脉冲C同时加至所有触发器的时钟脉冲输入端，采用JK触发器时，各触发器的驱动方程分别为：，、，、。接线图如图9.7所示，波形图如图9.8所示。图9.7 同步十进制加法计数器图9.8 十进制加法计数器的波形图（2）异步十进制计数器。异步十进制加法计数器的接线

12、图如图9.9所示。图9.9 异步十进制加法计数器3N进制计数器N进制计数器是指除二进制计数器和十进制计数器外的其他进制计数器，即每来N个计数脉冲，计数器状态重复一次，分析方法与一般时序逻辑电路相同。利用触发器的直接置0端反馈归0也可以实现N进制计数器，原理是在二进制计数器的基础上，用直接置0信号在某一状态出现时强迫全部触发器置0。4集成计数器集成4位同步二进制计数器74LS161具有，异步清0、同步并行置数、同步二进制加法计数和保持功能，引脚排列图和逻辑功能示意图如图9.10所示，功能表如表9.6所示。利用74LS161构成N进制计数器，可以将第N个状态反馈到异步清0端，迫使计数器清0，第N个

13、状态转瞬即逝，不会计数；也可以将第个状态反馈到同步置数端，将计数器的初始状态置为0。（a）引脚排列图 （b）逻辑功能示意图图9.10 集成同步计数器74LS161的引脚排列图和逻辑功能示意图表9.6 集成同步计数器74LS161的功能表输 入输 出 CTP CTT CQ3 Q2 Q1 Q0CO 0 × × × × 1 0 × × 1 1 1 1 1 1 0 × × 1 1 × 0 ×0 0 0 0D3 D2 D1 D0计数保持保持0074LS290是一种典型的集成异步计数器，具有异步清0、异步置

14、9和异步计数功能，引脚排列图和逻辑功能示意图如图9.11所示，功能如表9.7所示。（a）引脚排列图 （b）逻辑功能示意图图9.11 集成异步计数器74LS290的引脚排列图和逻辑功能示意图表9.7 集成异步计数器74LS290的功能表输 入输 出R0A R0B S9A S9B C0 C1 Q3 Q2 Q1 Q0 1 1 0 × × × 1 1 × 0 × ×× × 1 1 × ×× 0 × 0 0× 0 0 × 0 0 × × 0 Q0

15、 0 × 0 × Q3 0 0 0 0 0 0 0 0 1 0 0 1二进制计数五进制计数8421码十进制计数 5421码十进制计数利用74LS290构成N进制计数器，同样可将第N个状态反馈到清0端R0A和R0B，迫使计数器清0，第N个状态转瞬即逝，不会计数。9.2.5 脉冲信号的产生与整形555定时器是一种将模拟功能与逻辑功能巧妙地结合在一起的中规模集成电路，主要用于定时、检测、控制、报警等方面，其内部结构和引脚排列如图9.12所示。当2端的输入电压低于时，定时器输出；当6端TH的输入电压高于时，定时器输出；当时晶体管V导通，外接电容元件通过V放电。（a）电路结构图 （b

16、）引脚排列图图9.12 555定时器结构和引脚排列图由555定时器可构成单稳态触发器、多谐振荡器和施密特触发器，其电路结构及主要特点如表9.8所示。表9.8 单稳态触发器、多谐振荡器和施密特触发器的电路结构及主要特点名称电路图波形图主要参数单稳态触发器脉冲宽度：无稳态触发器振荡周期：施密特触发器回差电压：9.3 习题解答9.1 基本RS触发器的特点是什么？若和的波形如图9.13所示，设触发器Q端的初始状态为0，试对应画出输出Q和的波形。图9.13 习题9.1的图分析 基本RS触发器由输入信号和直接控制，且当为00时不定，为01时置0，为10时置1，为11时保持。解 基本RS触发器具有如下特点：

17、（1）触发器的状态不仅与输入信号状态有关，而且与触发器原来的状态有关。（2）电路具有两个稳定状态，无外来触发信号作用时保持原状态不变。（3）在外加触发信号有效时，电路可以触发翻转，实现置0或置1。（4）在稳定状态下两个输出端的状态和必须是互补关系，即有约束条件。根据基本RS触发器的逻辑功能，可画出Q和的波形，如图9.14所示。图9.14 习题9.1解答用图9.2 由或非门构成的基本RS触发器及其逻辑符号如图9.15所示，试分析其逻辑功能，并根据R和S的波形对应画出Q和的波形。设触发器Q端的初始状态为0。 图9.15 习题9.2的图分析 或非门的逻辑功能是有1出0，全0出1。解 根据或非门的逻辑

18、功能可知：（1），时，若，则，若，则，所以，触发器保持原有状态不变。（2），时，触发器置1。（3），时，触发器置0。（4），时，且在信号消失后，状态不能确定，所以触发器不允许出现这种情况。Q和的波形如图9.16所示。图9.16 习题9.2解答用图9.3 与基本RS触发器相比，同步RS触发器的特点是什么？设同步RS触发器C、R、S的波形如图9.17所示，触发器Q端的初始状态为0，试对应画出Q、的波形。图9.17 习题9.3的图分析 同步RS触发器在时状态保持不变，在期间，RS为时保持、RS为01时置1，RS为10时置0，RS为11时信号撤除后状态不定。解 同步RS触发器的主要特点为：（1）时钟电

19、平控制。与基本RS触发器相比，对状态的转变增加了时间控制，在期间接收输入信号，时状态保持不变，这样可使多个触发器在同一个时钟脉冲控制下同步工作，而且增强了抗干扰能力。但在期间，输入信号仍然直接控制着触发器输出端的状态。（2）R、S之间有约束。不允许出现R和S同时为1的情况，否则会使触发器处于不确定的状态。根据同步RS触发器的逻辑功能，可画出Q和的波形，如图9.18所示，图中虚线所示表示状态不定。图9.18 习题9.3解答用图9.4 如图9.19所示为由时钟脉冲C的上升沿触发的主从JK触发器的逻辑符号及C、J、K的波形，设触发器Q端的初始状态为0，试对应画出Q、的波形。分析 本题中的JK触发器在

20、时钟脉冲上升沿时刻状态翻转，变化规律为JK为00时保持、JK为01时置0，JK为10时置1，JK为11时翻转。解 根据JK触发器的逻辑功能，可画出Q和的波形，如图9.20所示。图9.19 习题9.4的图图9.20 习题9.4解答用图9.5 如图9.21所示为由时钟脉冲C的上升沿触发的D触发器的逻辑符号及C、D的波形，设触发器Q端的初始状态为0，试对应画出Q、的波形。图9.21 习题9.5的图分析 本题中的D触发器在时钟脉冲上升沿时刻状态翻转，变化规律为D为0时触发器置0，D为1时触发器置1。解 根据D触发器的逻辑功能，可画出Q和的波形，如图9.22所示。图9.22 习题9.5解答用图9.6 试

21、画出在时钟脉冲C作用下如图9.23所示电路Q0、Q1的波形，设触发器F0、F1的初始状态均为0。如果时钟脉冲C的频率为4000Hz，则Q0、Q1的频率各为多少？分析 当电路由多个触发器级联而成时，一般可由前级向后级逐级分析，各级根据本级的时钟脉冲和输入信号确定相应的输出端状态及波形。解 由于JK触发器的J端和K端悬空相当于接高电平1，所以F0的驱动方程为，故每来一个时钟脉冲C翻转一次。F1的驱动方程为，故当时钟脉冲C的上升沿到来时，若则状态不变，若则状态翻转。据此可画出Q0和Q1的波形，如图9.24所示。图9.23 习题9.6的图图9.24 习题9.6解答用图由Q0和Q1的波形图可知，Q0的频

22、率为C的1/2，故Hz，Q1的频率为Q0的1/2，C的1/4，故Hz。9.7 电路及C和D的波形如图9.25所示，设电路的初始状态为，试对应画出Q0、Q1的波形。 图9.25 习题9.7的图分析 本题中的两个触发器，F0为时钟脉冲上升沿时刻翻转的D触发器；F1为时钟脉冲下降沿时刻翻转的JK触发器。解 F0的驱动方程为，故当时钟脉冲C上升沿到来时，时置0，时置1。F1的驱动方程为，故当时钟脉冲C下降沿到来时，时置0，时翻转。据此可画出Q0和Q1的波形，如图9.26所示。图9.26 习题9.7解答用图9.8 在如图9.27所示电路中，设触发器F0、F1的初始状态均为0，试画出在图中所示C和X的作用

23、下Q0、Q1和Y的波形。图9.27 习题9.8的图解 F0的驱动方程为，F1的驱动方程为，故F0在X为0时置0，X为1时置1，F1在Q0为0时置0，Q0为1时置1。而，故当Q0为1且Q0为0时。据此可画出Q0、Q1和Y的波形，如图9.28所示。图9.28 习题9.8解答用图9.9 如图9.29所示电路为循环移位寄存器，设电路的初始状态为。列出该电路的状态表，并画出Q0、Q1、Q2和Q3的波形。图9.29 习题9.9的图分析 本题电路是在4位右移移位寄存器的输出端Q3与输入端D0之间加一条反馈线构成的，是一个自循环的右移移位寄存器。解 根据电路的接法和右移移位寄存器的逻辑功能，可列出状态表，如表

24、9.9所示。根据状态表即可画出Q0、Q1、Q2和Q3的波形，如图9.30所示。9.10 如图9.31所示电路为由JK触发器组成的移位寄存器，设电路的初始状态为。列出该电路输入数码1001的状态表，并画出各Q的波形图。分析 本题电路是一个4位右移移位寄存器，4个JK触发器都接成了D触发器。解 根据电路的接法和右移移位寄存器的逻辑功能，可列出状态表如表9.10所示。按照状态表即可画出Q0、Q1、Q2和Q3的波形，如图9.32所示。表9.9 习题9.9的状态表CQ0 Q1 Q2 Q3012340 0 0 11 0 0 00 1 0 00 0 1 00 0 0 1图9.30 习题9.9解答用图图9.3

25、1 习题9.10的图表9.10 习题9.10的状态表CQ0 Q1 Q2 Q3012340 0 0 01 0 0 00 1 0 00 0 1 01 0 0 1图9.32 习题9.10解答用图9.11 设如图9.33所示电路的的初始状态为。列出该电路的状态表，并画出其波形图。图9.33 习题9.11的图分析 本题电路是在3位右移移位寄存器的基础上，将、和通过与门反馈到D0构成的。解 各触发器的驱动方程分别为：，根据电路的初始状态及各触发器的驱动方程，可列出状态表如表9.11所示。按照状态表即可画出Q0、Q1和Q2的波形，如图9.34所示。表9.11 习题9.11的状态表CQ0 Q1 Q201234

26、0 0 01 0 00 1 00 0 10 0 0图9.34 习题9.11解答用图9.12 试分析如图9.35所示电路，列出状态表，并说明该电路的逻辑功能。图中X为输入控制信号，Y为输出信号，可分为和两种情况进行分析。分析 输入控制信号X在和两种情况下，F1的驱动方程的值不同，因此电路的逻辑功能也不相同。解 F0的驱动方程分别为，所以F0每来一个时钟脉冲C翻转一次。F1的驱动方程分别为，时，故当时钟脉冲C下降沿到来时，时保持，时翻转；而时，故当时钟脉冲C下降沿到来时，时翻转，时保持。输出信号，当或时。设电路的初始状态为，根据以上分析可列出状态表，如表9.12所示。由状态表可知，当输入控制信号时

27、，在时钟脉冲CP的作用下，电路的4个状态按递增规律循环变化，即0001101100。当时，在时钟脉冲CP的作用下，电路的4个状态按递减规律循环变化，即0011100100。可见，该电路既具有加法计数功能，又具有减法计数功能，是一个同步2位二进制可逆计数器。图9.35 习题9.12的图表9.12 习题9.12的状态表CXQ0 Q1YCXQ0 Q1Y01234000000 00 11 01 10 01111101234111110 01 11 00 10 0010109.13 设如图9.36所示电路的的初始状态为。列出该电路的状态表，画出C和各输出端的波形图，说明是几进制计数器，是同步计数器还是异

28、步计数器。图9.36 习题9.13的图分析 N进制计数器的分析方法与一般时序逻辑电路相同。在同步计数器中，由于计数脉冲C同时接到各个触发器的时钟脉冲输入端，所以各触发器的状态是否翻转只由驱动方程决定。解 由于计数脉冲C同时接到各个触发器的时钟脉冲输入端，所以该计数器为同步计数器。3个触发器的驱动方程分别为：F0：F1：F2：，根据各触发器的驱动方程以及JK触发器的逻辑功能表列出状态表，如表9.13所示。由表9.13可见，该计数器在经过5个计数脉冲后回到初始状态，所以是5进制计数器，波形图如图9.37所示。表9.13 习题9.13的状态表计数脉冲数Q2 Q1 Q0J0 K0J1 K1J2 K20

29、123450 0 00 0 10 1 00 1 11 0 00 0 01 11 11 11 10 01 10 01 10 01 10 00 00 00 00 01 00 10 0图9.37 习题9.13解答用图9.14 设如图9.38所示电路的的初始状态为。列出该电路的状态表，画出C和各输出端的波形图，说明是几进制计数器，是同步计数器还是异步计数器。图中Y为进位输出信号。图9.38 习题9.14的图分析 异步计数器中各触发器的状态是否翻转不能只由驱动方程决定，还必须同时考虑各触发器的触发脉冲是否出现。解 由于计数脉冲C不是同时接到各个触发器的时钟脉冲输入端，所以该计数器为异步计数器。3个触发器

30、的驱动方程以及进位输出信号的逻辑表达式分别为：F0：C的上升沿触发F1：的上升沿触发（Q0的下降沿触发）F2：的上升沿触发（Q0的下降沿触发）进位输出信号：根据各触发器的驱动方程及触发时刻列出状态表，如表9.14所示。由表9.14可见，该计数器在经过6个计数脉冲后回到初始状态，是6进制计数器，计数到101时发出进位信号，波形图如图9.39所示。表9.14 习题9.14的状态表计数脉冲数Q2 Q1 Q0 YD0D1D201234560 0 0 00 0 1 00 1 0 00 1 1 01 0 0 01 0 1 10 0 0 0101010111000010011000图9.39 习题9.14解

31、答用图9.15 试分析如图9.40所示电路，列出状态表，并说明该电路的逻辑功能。图9.40 习题9.15的图解 由于时钟脉冲C同时接到各个触发器的时钟脉冲输入端，所以该电路为同步时序逻辑电路。3个触发器的驱动方程分别为：F0：，F1：，F2：，设各触发器的初始状态均为0，根据各触发器的驱动方程以及JK触发器的逻辑功能表列出状态表，如表9.15所示。由表9.15可见，若将电路的初始状态定为001，则该电路的状态按照001010011100001的规律循环变化，即经过4个计数脉冲后回到初始状态，所以该电路是4进制计数器。表9.15 习题9.15的状态表计数脉冲数Q2 Q1 Q0J0 K0J1 K1

32、J2 K20123450 0 00 0 10 1 00 1 11 0 00 0 11 11 11 11 11 11 10 01 10 01 10 00 00 10 10 11 10 10 09.16 试分析如图9.41所示电路，列出状态表，并说明该电路的逻辑功能。图9.41 习题9.16的图解 由于时钟脉冲C不是同时接到各个触发器的时钟脉冲输入端，所以该计数器为异步计数器。3个触发器的驱动方程分别为：F0：C的下降沿触发F1：，Q0的下降沿触发F2：，Q0的下降沿触发设各触发器的初始状态均为0，根据驱动方程以及各触发器的触发时刻列出状态表，如表9.16所示。由表9.16可见，该电路在经过6个计

33、数脉冲后回到初始状态，是6进制计数器。表9.16 习题9.16的状态表计数脉冲数Q2 Q1 Q0J0 K0J1 K1J2 K201234560 0 00 0 10 1 00 1 11 0 01 0 10 0 01 11 11 11 11 11 11 11 11 11 11 10 10 11 10 10 11 11 10 10 10 19.17 试分析如图9.42所示各电路，列出状态表，并指出各是几进制计数器。图9.42 习题9.17的图分析 用74LS161构成N进制计数器，可将第N个状态反馈到异步清0端清0，也可将第个状态反馈到同步置数端，将计数器的初始状态置为0。解 如图9.42（a）所示

34、电路是用异步清0法，将Q3和Q0通过与非门反馈到端归0实现9进制计数，是9进制计数器，状态表如表9.17所示。如图9.42（b）所示电路是用同步置数法，将Q3和Q1通过与非门反馈到端归0实现11进制计数，是11进制计数器，状态表如表9.18所示。表9.17 习题9.17（a）的状态表 表9.18 习题9.17（b）的状态表计数脉冲数Q3 Q2 Q1 Q0计数脉冲数Q3 Q2 Q1 Q001234567890 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 00 0 0 0012345678910110 0 0 00 0 0

35、 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 00 0 0 09.18 试分析如图9.43所示各电路，列出状态表，并指出各是几进制计数器。图9.43 习题9.18的图分析 用74LS290构成N进制计数器，可将第N个状态反馈到清0端R0A和R0B将计数器清0。因为本题3个电路的时钟脉冲C均加在C0端，且Q0与C1相接，所以电路对时钟脉冲C按照8421码进行异步加法计数。解 如图9.43（a）所示电路是将Q3和Q0反馈到清0端R0A和R0B归0实现9进制计数，是9进制计数器，状态表如表9.19所示。如图9.43（b

36、）所示电路是将Q2反馈到清0端R0A和R0B归0实现4进制计数，是4进制计数器，状态表如表9.20所示。如图9.43（c）所示电路是将Q2和Q1反馈到清0端R0A和R0B归0实现6进制计数，是6进制计数器，状态表如表9.21所示。表9.19 习题9.18（a）的状态表 表9.20 习题9.18（b）的状态表计数脉冲数Q3 Q2 Q1 Q0计数脉冲数Q3 Q2 Q1 Q001234567890 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 00 0 0 0012340 0 0 00 0 0 10 0 1 00 0 1 10

37、 0 0 0表9.21 习题9.18（c）的状态表01234560 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 0 0 09.19 试分析如图9.44所示电路，并指出是几进制计数器。解 十位芯片是将Q2和Q0反馈到清0端R0A和R0B归0实现5进制计数，个位芯片是10进制计数，两者级联起来构成了50进制计数器。图9.44 习题9.19的图9.20 试分析如图9.45所示电路，并指出是几进制计数器。图9.45 习题9.20的图解 两个芯片级联构成256（）进制计数器后，再将74LS161（2）的Q3和74LS161（1）的Q3通过与非门反馈到异步清0端归0

38、，所以该计数器的状态数为，是136进制计数器。9.21 试分析如图9.46所示电路，并指出是几进制计数器。图9.46 习题9.21的图解 两个芯片级联构成256（）进制计数器后，再将74LS161（2）的Q3和74LS161（1）的Q3通过与非门反馈到同步置数端归0，所以该计数器的状态数为，是137进制计数器。9.22 分别画出用74LS161的异步清0功能构成的下列计数器的接线图。（1）5进制计数器。（2）50进制计数器。（3）100进制计数器。（4）200进制计数器。分析 用74LS161的异步清0功能构成N进制计数器，应将第N个状态反馈到异步清0端清0。解 （1）因为5进制计数器的状态数

39、，所以异步清0信号为，只需一片74LS161，将芯片的Q2、Q0通过与非门反馈到异步清0端归0，接线图如图9.47（a）所示。（2）因为50进制计数器的状态数，所以异步清0信号为，需用两片74LS161级联起来后，再将高位芯片的Q1、Q0和低位芯片的Q1通过与非门反馈到异步清0端归0，接线图如图9.47（b）所示。（3）因为100进制计数器的状态数，所以异步清0信号为，需用两片74LS161级联起来后，再将高位芯片的Q2、Q1和低位芯片的Q2通过与非门反馈到异步清0端归0，接线图如图9.47（c）所示。（4）因为200进制计数器的状态数，所以异步清0信号为，需用两片74LS161级联起来后，再

40、将高位芯片的Q3、Q2和低位芯片的Q3通过与非门反馈到异步清0端归0，接线图如图9.47（d）所示。9.23 分别画出用74LS161的同步置数功能构成的下列计数器的接线图。（1）14进制计数器。（2）60进制计数器。（3）120进制计数器。（4）256进制计数器。分析 用74LS161的同步置数功能构成N进制计数器，应将第个状态反馈到同步置数端，将计数器的初始状态置为0。解 （1）因14进制计数器的状态数，故同步置数信号，只需一片74LS161，将芯片的Q3、Q2、Q0通过与非门反馈到同步置数端归0，接线图如图9.48（a）所示。（2）因为60进制计数器的状态数为，所以同步置数信号为，需用两

41、片74LS161级联起来后，再将高位芯片的Q1、Q0与低位芯片的Q3、Q1、Q0通过与非门反馈到同步置数端归0，接线图如图9.48（b）所示。（3）因为120进制计数器的状态数为，所以同步置数信号为，需用两片74LS161级联起来后，再将高位芯片的Q1、Q0与低位芯片的Q3、Q1、Q0通过与非门反馈到同步置数端归0，接线图如图9.48（c）所示。（4）因为256进制计数器的状态数为，所以同步置数信号为，用两片接成16进制计数器的74LS161级联起来即可，接线图如图9.48（d）所示。图9.47 习题9.22解答用图图9.48 习题9.23解答用图9.24 分别画出用74LS290构成的下列计

42、数器的接线图。（1）9进制计数器。（2）35进制计数器。（3）50进制计数器。（4）78进制计数器。分析 用74LS290构成按8421码计数的N进制计数器，应将时钟脉冲C加在C0端，Q0与C1相接，第N个状态反馈到清0端R0A和R0B将计数器清0。解 （1）因为9进制计数器的状态数，所以清0信号为，只需一片74LS290，将芯片的Q3、Q0反馈到清0端R0A和R0B归0，接线图如图9.49（a）所示。（2）因为35进制计数器的状态数为，所以清0信号为，需用两片74LS290级联起来后，再将十位芯片的Q1、Q0与个位芯片的Q2、Q0反馈到两芯片的清0端R0A和R0B归0，接线图如图9.49（b

43、）所示。（3）因为50进制计数器的状态数为，所以清0信号为，需用两片74LS290级联起来后，再将十位芯片的Q2、Q0反馈到两芯片的清0端R0A和R0B归0，接线图如图9.49（c）所示。（4）因为78进制计数器的状态数为，所以清0信号为，需用两片74LS290级联起来后，再将十位芯片的Q2、Q1、Q0与个位芯片的Q3反馈到两芯片的清0端R0A和R0B归0，接线图如图9.49（d）所示。图9.49 习题9.24的图9.25 如图9.50所示电路是一个照明灯自动亮灭装置，白天让照明灯自动熄灭；夜晚自动点亮。图中R是一个光敏电阻，当受光照射时电阻变小；当无光照射或光照微弱时电阻增大。试说明其工作原理。分析 555定时器2端的输入电压低于时，定时器输出；6端TH的输入电压高于时，定