数字电子技术课程设计(六进制同步减法计数器(无效态：001,101) )

1、成 绩 评 定 表学生姓名*班级学号*专 业*课程设计题目数字电子课程设计评语组长签字：成绩日期 2014年 月 日课程设计任务书学 院*专 业*学生姓名*班级学号*课程设计题目1、六进制同步减法计数器（无效态：001，101） 2、基于74163芯片仿真设计24进制加法计数器并显示计数过程实践教学要求与任务:1) 采用实验箱设计、连接、调试三位二进制计数器。2) 采用实验箱设计、连接、调试串行序列检测器。3) 采用multisim 仿真软件建立复杂的计数器电路模型；4) 对电路进行理论分析；5) 在multisim环境下分析仿真结果，给出仿真时序图；6) 撰写课程设计报告。工作计划与进度安排

2、:第1天：1.布置课程设计题目及任务。2.查找文献、资料，确立设计方案。第2-3天： 在实验室中设计、连接、调试三位二进制计数器及串行序列检测器电路。第4天：1. 安装multisim软件，熟悉multisim软件仿真环境。在multisim环境下建立电路模型，学会建立元件库。2. 对设计电路进行理论分析、计算。3. 在multisim环境下仿真电路功能，修改相应参数，分析结果的变化情况。第5天：1. 课程设计结果验收。2. 针对课程设计题目进行答辩。3. 完成课程设计报告。指导教师：袁凤莲2014年 月 日专业负责人：2014年 月 日学院教学副院长：2014 年 月 日目 录1.课程设计的

3、目的与作用42.设计任务42.1.六进制同步减法计数器（无效态：001，101）52.2、串行序列检测器的设计（检测序列101011）52.3.基于74163芯片仿真设计24进制加法计数器并显示计数过程53 multisim软件环境介绍54数据处理54.1六进制同步减法计数器（无效态：001，101）的数据处理54.1.1状态图64.1.2 求输出方程74.1.3卡诺图74.1.4状态方程和驱动方程84.1.5时钟方程84.1.6电路图84.1.7检查自启动94.2串行序列检测器的设计（发生序列101011）94.2.1基本原理94.2.2系统设计框图94.2.3理论分析及计算104.2.4运

4、行结果分析104.2.5电路图114.3基于74163芯片仿真设计24进制加法计数器并显示计数过程114.3.1利用同步置数端获得24进制计数器124.3.2求归零逻辑-同步置数端控制信号的逻辑表达式134.3.3电路图135 仿真结果分析135.1六进制同步减法计数器（无效态：001，101）135.1.1结果分析135.1.2仿真结果145.2串行序列检测器的设计（检测序列101011）155.2.1结果分析155.2.2仿真结果155.3.基于74163芯片仿真设计24进制加法计数器并显示计数过程175.3.1结果分析175.3.2仿真结果176 设计总结187 参考文献181.课程设计

5、的目的与作用（1） 巩固所学的相关理论知识；（2） 实践所掌握的电子制作技能；（3） 会运用Multisim工具对所作出的理论设计进行模拟仿真测试,进一步完善理论设计；（4） 通过查阅手册和文献资料,熟悉常用电子器件的类型和特性,并掌握合理选用元器件的原则；（5） 掌握模拟电路的安装测量与调试的基本技能,熟悉电子仪器的正确使用方法,能力分析实验中出现的正常或不正常现象(或数据)独立解决调试中所发生的问题；（6） 学会撰写课程设计报告；（7） 培养实事求是,严谨的工作态度和严肃的工作作风；（8）完成一个实际的电子产品，提高分析问题、解决问题的能力。2 设计任务一、计数器的特点在数字电路中，把记忆

6、输入CP脉冲个数的操作叫做计数，能实现计数操作的电子电路称为计数器。它主要的特点是：（1）一般地说，这种计数器除了计数脉冲CP信号之外，很少有另外的输入信号，其输出通常也是现态的函数，是一种Moore型的时序电路，而输入计数脉冲CP是当作触发器的时钟信号对待的。（2）从电路组成来看，其主要组成单元是时钟触发器。计数器应用十分广泛，从各种各样的小型数字仪表，到大型电子数字计算机，几乎是无所不在的，是任何数字仪表到数字系统中不缺少的组成部分。2、 计数器的分类 按数的进制分：二进制计数器，十进制计数器，N进制计数器 按计数时是递增还是递减分：加法计数器，减法计数器，可逆计数器 按计数器中触发器翻转

7、是否同步分：同步计数器，异步计数器 按计数器中使用的开关元件分：TTL计数器，CMO计数器2.1.六进制同步减法计数器（无效态：001，101）2.2、串行序列检测器的设计（检测序列101011）2.3.基于74163芯片仿真设计24进制加法计数器并显示计数过程3 multisim软件环境介绍Multisim是Interactive Image Technologies (Electronics Workbench)公司推出的以Windows为基础的仿真工具，适用于板级的模拟/数字电路板的设计工作。它包含了电路原理图的图形输入、电路硬件描述语言输入方式，具有丰富的仿真分析能力。为适应不同的应用

8、场合， 了许多版本，用户可以根据自己的需要加以选择。 Multisim推出软件以图形界面为主，采用菜单、工具栏和热键相结合的方式，具有一般Windows应用软件的界面风格，用户可以根据自己的习惯和熟悉程度自如使用。界面由多个区域构成：菜单栏，各种工具栏，电路输入窗口，状态条，列表框等。通过对各部分的操作可以实现电路图的输入、编辑，并根据需要对电路进行相应的观测和分析。用户可以通过菜单或工具栏改变主窗口的视图内容。4数据处理4.1六进制同步减法计数器（无效态：001，101）的数据处理此题给定的是时序逻辑电路，待求的是状态表，状态图或时序图1、 分析的一般步骤：（1） 写方程式。其中包括有时钟方

9、程，输出方程，驱动方程（2） 求状态方程。把驱动方程代入相应触发器的特性方程，就可求出时序电路的状态方程，也就是各个触发器次态输出的逻辑表达式，因为任何电路时序电路的状态，都是由组成该时序电路的各个触发器来记忆和表示的。（3） 进行计算。把电路输入和现态的各种可能值，代入状态方程和输出方程进行计算，求出相应的次态和输出。注意： A、状态方程有效的时钟条件，凡不具备时钟条件者，方程式无效，起保持作用。 B、电路的现态，就是组成电路的各个触发器的现态的组合。 C、不能漏掉任何可能出现的现态和输入的取值。 D、现态的起始值如果定了，则可以从给定值开始依次进行计算，倘若未给定，那么就可以从自己设定的起

10、始值开始依次计算。（4） 画状态图或列状态表，画时序图。注意： A、状态转换是将现态转换到次态，不是将现态转换到现态，更不是将次态转换到次态。 B、输出是现态和输入的函数，不是次态和输入的函数。 C、画时序图是要明确，只有当cp触发沿到来时才会更新状态，否则只会保持原状态不变。（5） 电路功能说明。一般情况下，用状态图或状态表就可以反映电路的工作特性。 4.1.1状态图状态图当中又分为有效状态和无效状态，有效循环和无效循环：A、有效状态：在时序电路中，凡是被利用了的状态，都叫做有效状态B、有效循环：在时序电路中，凡是有效状态形成的循环，都称为有效循环C、无效状态：在时序电路中，凡是没有被利用的

11、循环，都称为无效状态D、无效循环：如果无效状态形成了循环，那么称这种循环为无效循环 因为此题有两个无效状态，则将三位二进制的加法计数器去除两个无效状态就可以了，状态图如下:图4.1 六进制减法计数器状态图4.1.2 求输出方程 可以从状态图中规定的输出与现态和输入的逻辑关系写出输出信号的标准与或表达式，用公式法求其最简表达式，如果状态图画出的输出信号的卡诺图，再用图形法求最简表达式当然也行，注意，无效状态对应的最小项应该当成约束项处理，因为在电路正常工作时，这些状态是不会出现的。 此题中的无效状态为001，101，便可将它们当成约束项处理: 4.1.3卡诺图 采用同步方案时，可画出卡诺图，再用

12、图形法求出次态的最简与或表达式。不管使用哪种方法，都要尽量利用约束项-无效状态所对应的最小项进行化简。约束项的确认：电路无效状态对应的最小项可以当成约束项处理，这和同步方案中的情况没有区别，而且对于各个触发器的次态函数都适用。约束项的应用：在求状态方程时，要充分地利用约束项进行化简，特别是在求某些刻不具备时钟条件的触发器的次态方程时。图4.2 六进制减法计数器卡诺图4.1.4状态方程和驱动方程求驱动方程时要注意；1.变换状态方程时，使之具有和触发器特性方程相一致的表达式形式2.与特性方程进行比较，按照变量相同，系数相等，两个方程必等的原则，求出驱动方程。 4.1.5时钟方程 下降沿有效4.1.

13、6电路图图4.3 六进制减法计数器逻辑电路图4.1.7检查自启动能自启动与不能自启动：A、能自启动：在时序电路中，虽然存在无效状态，但它们没有形成无效循环，这样的时序电路就是能自启动。B、不能自启动：在时序电路中，有无效状态存在，它们又形成了循环，这样的时序电路便是不能够自启动的。 因为001与101这两个无效状态，在代入方程式中能够分别得到111和011，这就说明它们进入了有效循环中，所以能够自启动。4.2串行序列检测器的设计（发生序列101011）4.2.1基本原理在数字信号的传输和数字系统的测试中，有时需要用到一组特定的串行数字信号。通常把这种串行数字信号叫做序列信号。产生序列信号的电路

14、成为序列信号发生器。4.2.2系统设计框图序列信号发生器 CPF 输入脉冲检测序列输出4.2.3理论分析及计算F的卡诺图： Qn+1=J+QnF=+Q0n 4.2.4运行结果分析灯的亮灭情况：0001(灭灭灭亮)->1110（亮亮亮灭）->1101（亮亮灭亮）->1000（亮灭灭灭）->0111（灭亮亮亮）->0101（灭亮灭亮）->0001（灭灭灭亮）4.2.5电路图从得到的驱动方程选用74LS112触发器芯片和相应的门电路芯片进行电路的连接。图4.6 检测序列101011的逻辑电路图4.3基于74163芯片仿真设计24进制加法计数器并显示计数过程 一、

15、集成计数器一般都是设置有清零输入端和置数输入端，而且无论是清零还是置数都有同步和异步之分，有是集成计数器采用同步方式-当CP触发沿到来时才能完成清零或置数任务，有的则采用异步方式-通过时钟触发器异步输入端实现清零或置数，与CP信号无关。 二、74163具有以下功能：（1） 同步清零功能。 当时，计数器清零。（2） 同步并行置数功能。 当时，在CP时，并行输入数据进行计数器，使（3） 二进制同步加法计数功能。 当时，在,则同步计数器对CP的信号按照8421编码进行加法计数（4） 保持功能。 当时，若，则计数器将保持原来状态不变。 输入 输出 注CR LD CTP CTT CP D0 D1 D2

16、D3 D4 Q0n+1 Q1n+1 Q2n+1 Q3n+1 CO0 × × × × × × ×1 0 × × d0 d1 d2 d31 1 1 1 × × × ×1 1 0 × × × × × ×1 1 × 0 × × × × × 0 0 0 0 d0 d1 d2 d3计数保持保持 0 0置数CO=CTT·Q3nQ2nQ1nQ0n CO=

17、Q3nQ2nQ1nQ0n CO=CTT·Q3nQ2nQ1nQ0n（5）74163状态表图4.7 74163状态表4.3.1利用同步置数端获得24进制计数器 4.3.2求归零逻辑-同步置数端控制信号的逻辑表达式 4.3.3电路图图4.8 设计24进制加法计数器的逻辑电路图5 仿真结果分析 5.1六进制同步减法计数器（无效态：001，101）5.1.1结果分析 六进制同步减法计数器（无效态：001，101）所做的结果就是三位二进制减法计数器中抽掉两个无效状态，又由于用的是数码管，所以结果就可以清晰的展示出来:000;111;110;100;011;010.5.1.2仿真结果 图5.1 六

18、进制减法计数器的初状态000图5.2六进制减法计数器的下一状态111图5.3六进制减法计数器的下一状态110图5.4六进制减法计数器的下一状态100图5.5六进制减法计数器的下一状态011图5.6六进制减法计数器的下一状态0115.2串行序列检测器的设计（检测序列101011）5.2.1结果分析 这是一个检测序列发生器，检测的是序列101011，从低位到高位开始检测，结果将按照前面撰写的状态图进行变换。5.2.2仿真结果图5.7检测序列101011的原始状态0/000图5.8检测序列101011的初状态1/001图5.9检测序列101011的下一状态1/010图5.10检测序列101011的下一状态0/011图5.11检测序列101011的下一状态1/100图5.12检测序列101011的下一状态0/101图5.13检测序列101011的下一状态1/1105.3.基于74163芯片仿真设计24进制加法计数器并显示计数过程5.3.1结果分析 运用的是两片74163芯片进行级联，组成2